Updated ALU (Q4) with 7seg and confirmed operation on board
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TroubleElectrical committed
1 parent
9e5fb6f52b
commit
9d0c7011ce
85 files changed
+1649
-923
No files matched your search
@@ -1,5 +1,5 @@
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Assembler report for alu
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Tue Sep 15 10:04:06 2026
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Tue Sep 15 18:56:20 2026
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Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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@@ -38,7 +38,7 @@ on the Quartus Prime software download page.
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+---------------------------------------------------------------+
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; Assembler Summary ;
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+-----------------------+---------------------------------------+
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; Assembler Status ; Successful - Tue Sep 15 10:04:06 2026 ;
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; Assembler Status ; Successful - Tue Sep 15 18:56:20 2026 ;
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; Revision Name ; alu ;
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; Top-level Entity Name ; alu ;
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; Family ; Cyclone V ;
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@@ -67,8 +67,8 @@ on the Quartus Prime software download page.
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+----------------+------------------+
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; Option ; Setting ;
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+----------------+------------------+
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; JTAG usercode ; 0x0078346C ;
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; Checksum ; 0x0078346C ;
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; JTAG usercode ; 0x0078906F ;
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||||
; Checksum ; 0x0078906F ;
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||||
+----------------+------------------+
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@@ -78,14 +78,14 @@ on the Quartus Prime software download page.
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Info: *******************************************************************
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Info: Running Quartus Prime Assembler
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Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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Info: Processing started: Tue Sep 15 10:04:01 2026
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Info: Processing started: Tue Sep 15 18:56:14 2026
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Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off A1_Q4 -c alu
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Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
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Info (115030): Assembler is generating device programming files
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Info: Quartus Prime Assembler was successful. 0 errors, 1 warning
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Info: Peak virtual memory: 525 megabytes
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Info: Processing ended: Tue Sep 15 10:04:06 2026
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Info: Elapsed time: 00:00:05
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Info: Peak virtual memory: 514 megabytes
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||||
Info: Processing ended: Tue Sep 15 18:56:20 2026
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Info: Elapsed time: 00:00:06
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Info: Total CPU time (on all processors): 00:00:05
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@@ -1 +1 @@
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Tue Sep 15 10:04:16 2026
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Tue Sep 15 18:56:30 2026
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@@ -1,5 +1,5 @@
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EDA Netlist Writer report for alu
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Tue Sep 15 10:04:15 2026
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Tue Sep 15 18:56:29 2026
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Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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@@ -37,7 +37,7 @@ on the Quartus Prime software download page.
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+-------------------------------------------------------------------+
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; EDA Netlist Writer Summary ;
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+---------------------------+---------------------------------------+
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; EDA Netlist Writer Status ; Successful - Tue Sep 15 10:04:15 2026 ;
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; EDA Netlist Writer Status ; Successful - Tue Sep 15 18:56:29 2026 ;
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; Revision Name ; alu ;
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; Top-level Entity Name ; alu ;
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; Family ; Cyclone V ;
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@@ -81,13 +81,13 @@ on the Quartus Prime software download page.
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Info: *******************************************************************
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Info: Running Quartus Prime EDA Netlist Writer
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Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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Info: Processing started: Tue Sep 15 10:04:14 2026
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Info: Processing started: Tue Sep 15 18:56:28 2026
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Info: Command: quartus_eda --read_settings_files=off --write_settings_files=off A1_Q4 -c alu
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Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
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Info (204019): Generated file alu.svo in folder "/home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/simulation/questa/" for EDA simulation tool
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Info: Quartus Prime EDA Netlist Writer was successful. 0 errors, 1 warning
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||||
Info: Peak virtual memory: 658 megabytes
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||||
Info: Processing ended: Tue Sep 15 10:04:15 2026
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Info: Peak virtual memory: 670 megabytes
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Info: Processing ended: Tue Sep 15 18:56:29 2026
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Info: Elapsed time: 00:00:01
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Info: Total CPU time (on all processors): 00:00:01
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@@ -1,5 +1,5 @@
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Fitter report for alu
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Tue Sep 15 10:03:59 2026
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Tue Sep 15 18:56:12 2026
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Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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@@ -10,27 +10,28 @@ Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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2. Fitter Summary
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3. Fitter Settings
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||||
4. Parallel Compilation
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5. Incremental Compilation Preservation Summary
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6. Incremental Compilation Partition Settings
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||||
7. Incremental Compilation Placement Preservation
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8. Pin-Out File
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||||
9. Fitter Resource Usage Summary
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||||
10. Fitter Partition Statistics
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||||
11. Input Pins
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||||
12. Output Pins
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||||
13. I/O Bank Usage
|
||||
14. All Package Pins
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||||
15. I/O Assignment Warnings
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||||
16. Fitter Resource Utilization by Entity
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||||
17. Delay Chain Summary
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||||
18. Pad To Core Delay Chain Fanout
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||||
19. Routing Usage Summary
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||||
20. I/O Rules Summary
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||||
21. I/O Rules Details
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||||
22. I/O Rules Matrix
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||||
23. Fitter Device Options
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||||
24. Operating Settings and Conditions
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||||
25. Fitter Messages
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||||
5. Ignored Assignments
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||||
6. Incremental Compilation Preservation Summary
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||||
7. Incremental Compilation Partition Settings
|
||||
8. Incremental Compilation Placement Preservation
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||||
9. Pin-Out File
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||||
10. Fitter Resource Usage Summary
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||||
11. Fitter Partition Statistics
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||||
12. Input Pins
|
||||
13. Output Pins
|
||||
14. I/O Bank Usage
|
||||
15. All Package Pins
|
||||
16. I/O Assignment Warnings
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||||
17. Fitter Resource Utilization by Entity
|
||||
18. Delay Chain Summary
|
||||
19. Pad To Core Delay Chain Fanout
|
||||
20. Routing Usage Summary
|
||||
21. I/O Rules Summary
|
||||
22. I/O Rules Details
|
||||
23. I/O Rules Matrix
|
||||
24. Fitter Device Options
|
||||
25. Operating Settings and Conditions
|
||||
26. Fitter Messages
|
||||
|
||||
|
||||
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||||
@@ -57,16 +58,16 @@ on the Quartus Prime software download page.
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+-----------------------------------------------------------------------------------+
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||||
; Fitter Summary ;
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||||
+---------------------------------+-------------------------------------------------+
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; Fitter Status ; Successful - Tue Sep 15 10:03:59 2026 ;
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||||
; Fitter Status ; Successful - Tue Sep 15 18:56:12 2026 ;
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||||
; Quartus Prime Version ; 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
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||||
; Revision Name ; alu ;
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||||
; Top-level Entity Name ; alu ;
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; Family ; Cyclone V ;
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; Device ; 5CGXFC5C6F27C7 ;
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||||
; Timing Models ; Final ;
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||||
; Logic utilization (in ALMs) ; 11 / 29,080 ( < 1 % ) ;
|
||||
; Logic utilization (in ALMs) ; 14 / 29,080 ( < 1 % ) ;
|
||||
; Total registers ; 0 ;
|
||||
; Total pins ; 18 / 364 ( 5 % ) ;
|
||||
; Total pins ; 26 / 364 ( 7 % ) ;
|
||||
; Total virtual pins ; 0 ;
|
||||
; Total block memory bits ; 0 / 4,567,040 ( 0 % ) ;
|
||||
; Total RAM Blocks ; 0 / 446 ( 0 % ) ;
|
||||
@@ -152,18 +153,29 @@ on the Quartus Prime software download page.
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||||
; ; ;
|
||||
; Usage by Processor ; % Time Used ;
|
||||
; Processor 1 ; 100.0% ;
|
||||
; Processor 2 ; 0.2% ;
|
||||
; Processor 2 ; 0.4% ;
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||||
+----------------------------+-------------+
|
||||
|
||||
|
||||
+--------------------------------------------------------------------------------------------+
|
||||
; Ignored Assignments ;
|
||||
+--------------+----------------+--------------+------------+---------------+----------------+
|
||||
; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ;
|
||||
+--------------+----------------+--------------+------------+---------------+----------------+
|
||||
; I/O Standard ; alu ; ; A ; 1.2 V ; QSF Assignment ;
|
||||
; I/O Standard ; alu ; ; B ; 1.2 V ; QSF Assignment ;
|
||||
; I/O Standard ; alu ; ; op ; 1.2 V ; QSF Assignment ;
|
||||
+--------------+----------------+--------------+------------+---------------+----------------+
|
||||
|
||||
|
||||
+-------------------------------------------------------------------------------------------------+
|
||||
; Incremental Compilation Preservation Summary ;
|
||||
+---------------------+-------------------+----------------------------+--------------------------+
|
||||
; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
|
||||
+---------------------+-------------------+----------------------------+--------------------------+
|
||||
; Placement (by node) ; ; ; ;
|
||||
; -- Requested ; 0.00 % ( 0 / 51 ) ; 0.00 % ( 0 / 51 ) ; 0.00 % ( 0 / 51 ) ;
|
||||
; -- Achieved ; 0.00 % ( 0 / 51 ) ; 0.00 % ( 0 / 51 ) ; 0.00 % ( 0 / 51 ) ;
|
||||
; -- Requested ; 0.00 % ( 0 / 74 ) ; 0.00 % ( 0 / 74 ) ; 0.00 % ( 0 / 74 ) ;
|
||||
; -- Achieved ; 0.00 % ( 0 / 74 ) ; 0.00 % ( 0 / 74 ) ; 0.00 % ( 0 / 74 ) ;
|
||||
; ; ; ; ;
|
||||
; Routing (by net) ; ; ; ;
|
||||
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
|
||||
@@ -186,7 +198,7 @@ on the Quartus Prime software download page.
|
||||
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
|
||||
; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
|
||||
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
|
||||
; Top ; 0.00 % ( 0 / 51 ) ; N/A ; Source File ; N/A ; ;
|
||||
; Top ; 0.00 % ( 0 / 74 ) ; N/A ; Source File ; N/A ; ;
|
||||
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 0 ) ; N/A ; Source File ; N/A ; ;
|
||||
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
|
||||
|
||||
@@ -202,11 +214,11 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
+-------------------------------------------------------------+--------------------+-------+
|
||||
; Resource ; Usage ; % ;
|
||||
+-------------------------------------------------------------+--------------------+-------+
|
||||
; Logic utilization (ALMs needed / total ALMs on device) ; 11 / 29,080 ; < 1 % ;
|
||||
; ALMs needed [=A-B+C] ; 11 ; ;
|
||||
; [A] ALMs used in final placement [=a+b+c+d] ; 11 / 29,080 ; < 1 % ;
|
||||
; Logic utilization (ALMs needed / total ALMs on device) ; 14 / 29,080 ; < 1 % ;
|
||||
; ALMs needed [=A-B+C] ; 14 ; ;
|
||||
; [A] ALMs used in final placement [=a+b+c+d] ; 14 / 29,080 ; < 1 % ;
|
||||
; [a] ALMs used for LUT logic and registers ; 0 ; ;
|
||||
; [b] ALMs used for LUT logic ; 11 ; ;
|
||||
; [b] ALMs used for LUT logic ; 14 ; ;
|
||||
; [c] ALMs used for registers ; 0 ; ;
|
||||
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; ;
|
||||
; [B] Estimate of ALMs recoverable by dense packing ; 0 / 29,080 ; 0 % ;
|
||||
@@ -218,15 +230,15 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; ; ; ;
|
||||
; Difficulty packing design ; Low ; ;
|
||||
; ; ; ;
|
||||
; Total LABs: partially or completely used ; 3 / 2,908 ; < 1 % ;
|
||||
; -- Logic LABs ; 3 ; ;
|
||||
; Total LABs: partially or completely used ; 4 / 2,908 ; < 1 % ;
|
||||
; -- Logic LABs ; 4 ; ;
|
||||
; -- Memory LABs (up to half of total LABs) ; 0 ; ;
|
||||
; ; ; ;
|
||||
; Combinational ALUT usage for logic ; 15 ; ;
|
||||
; Combinational ALUT usage for logic ; 22 ; ;
|
||||
; -- 7 input functions ; 3 ; ;
|
||||
; -- 6 input functions ; 3 ; ;
|
||||
; -- 5 input functions ; 0 ; ;
|
||||
; -- 4 input functions ; 1 ; ;
|
||||
; -- 4 input functions ; 8 ; ;
|
||||
; -- <=3 input functions ; 8 ; ;
|
||||
; Combinational ALUT usage for route-throughs ; 0 ; ;
|
||||
; ; ; ;
|
||||
@@ -239,8 +251,8 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; -- Routing optimization registers ; 0 ; ;
|
||||
; ; ; ;
|
||||
; Virtual pins ; 0 ; ;
|
||||
; I/O pins ; 18 / 364 ; 5 % ;
|
||||
; -- Clock pins ; 0 / 14 ; 0 % ;
|
||||
; I/O pins ; 26 / 364 ; 7 % ;
|
||||
; -- Clock pins ; 2 / 14 ; 14 % ;
|
||||
; -- Dedicated input pins ; 0 / 23 ; 0 % ;
|
||||
; ; ; ;
|
||||
; M10K blocks ; 0 / 446 ; 0 % ;
|
||||
@@ -270,12 +282,12 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; Channel PLLs ; 0 / 6 ; 0 % ;
|
||||
; Impedance control blocks ; 0 / 3 ; 0 % ;
|
||||
; Hard Memory Controllers ; 0 / 2 ; 0 % ;
|
||||
; Average interconnect usage (total/H/V) ; 0.0% / 0.0% / 0.0% ; ;
|
||||
; Peak interconnect usage (total/H/V) ; 0.2% / 0.2% / 0.2% ; ;
|
||||
; Maximum fan-out ; 7 ; ;
|
||||
; Highest non-global fan-out ; 7 ; ;
|
||||
; Total fan-out ; 84 ; ;
|
||||
; Average fan-out ; 1.65 ; ;
|
||||
; Average interconnect usage (total/H/V) ; 0.1% / 0.0% / 0.1% ; ;
|
||||
; Peak interconnect usage (total/H/V) ; 0.3% / 0.3% / 0.4% ; ;
|
||||
; Maximum fan-out ; 8 ; ;
|
||||
; Highest non-global fan-out ; 8 ; ;
|
||||
; Total fan-out ; 127 ; ;
|
||||
; Average fan-out ; 1.72 ; ;
|
||||
+-------------------------------------------------------------+--------------------+-------+
|
||||
|
||||
|
||||
@@ -284,11 +296,11 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
+-------------------------------------------------------------+----------------------+--------------------------------+
|
||||
; Statistic ; Top ; hard_block:auto_generated_inst ;
|
||||
+-------------------------------------------------------------+----------------------+--------------------------------+
|
||||
; Logic utilization (ALMs needed / total ALMs on device) ; 11 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; ALMs needed [=A-B+C] ; 11 ; 0 ;
|
||||
; [A] ALMs used in final placement [=a+b+c+d] ; 11 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; Logic utilization (ALMs needed / total ALMs on device) ; 14 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; ALMs needed [=A-B+C] ; 14 ; 0 ;
|
||||
; [A] ALMs used in final placement [=a+b+c+d] ; 14 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; [a] ALMs used for LUT logic and registers ; 0 ; 0 ;
|
||||
; [b] ALMs used for LUT logic ; 11 ; 0 ;
|
||||
; [b] ALMs used for LUT logic ; 14 ; 0 ;
|
||||
; [c] ALMs used for registers ; 0 ; 0 ;
|
||||
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; 0 ;
|
||||
; [B] Estimate of ALMs recoverable by dense packing ; 0 / 29080 ( 0 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
@@ -300,15 +312,15 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; ; ; ;
|
||||
; Difficulty packing design ; Low ; Low ;
|
||||
; ; ; ;
|
||||
; Total LABs: partially or completely used ; 3 / 2908 ( < 1 % ) ; 0 / 2908 ( 0 % ) ;
|
||||
; -- Logic LABs ; 3 ; 0 ;
|
||||
; Total LABs: partially or completely used ; 4 / 2908 ( < 1 % ) ; 0 / 2908 ( 0 % ) ;
|
||||
; -- Logic LABs ; 4 ; 0 ;
|
||||
; -- Memory LABs (up to half of total LABs) ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Combinational ALUT usage for logic ; 15 ; 0 ;
|
||||
; Combinational ALUT usage for logic ; 22 ; 0 ;
|
||||
; -- 7 input functions ; 3 ; 0 ;
|
||||
; -- 6 input functions ; 3 ; 0 ;
|
||||
; -- 5 input functions ; 0 ; 0 ;
|
||||
; -- 4 input functions ; 1 ; 0 ;
|
||||
; -- 4 input functions ; 8 ; 0 ;
|
||||
; -- <=3 input functions ; 8 ; 0 ;
|
||||
; Combinational ALUT usage for route-throughs ; 0 ; 0 ;
|
||||
; Memory ALUT usage ; 0 ; 0 ;
|
||||
@@ -325,7 +337,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; ; ; ;
|
||||
; ; ; ;
|
||||
; Virtual pins ; 0 ; 0 ;
|
||||
; I/O pins ; 18 ; 0 ;
|
||||
; I/O pins ; 26 ; 0 ;
|
||||
; I/O registers ; 0 ; 0 ;
|
||||
; Total block memory bits ; 0 ; 0 ;
|
||||
; Total block memory implementation bits ; 0 ; 0 ;
|
||||
@@ -337,7 +349,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; -- Registered Output Connections ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Internal Connections ; ; ;
|
||||
; -- Total Connections ; 88 ; 0 ;
|
||||
; -- Total Connections ; 131 ; 0 ;
|
||||
; -- Registered Connections ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; External Connections ; ; ;
|
||||
@@ -346,7 +358,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; ; ; ;
|
||||
; Partition Interface ; ; ;
|
||||
; -- Input Ports ; 12 ; 0 ;
|
||||
; -- Output Ports ; 6 ; 0 ;
|
||||
; -- Output Ports ; 14 ; 0 ;
|
||||
; -- Bidir Ports ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Registered Ports ; ; ;
|
||||
@@ -370,33 +382,41 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
|
||||
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Termination Control Block ; Location assigned by ; Slew Rate ;
|
||||
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
|
||||
; A[0] ; P8 ; 3A ; 7 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[1] ; Y11 ; 3B ; 10 ; 0 ; 57 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[2] ; R9 ; 3A ; 6 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[3] ; Y8 ; 3A ; 6 ; 0 ; 34 ; 4 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[0] ; W11 ; 3B ; 10 ; 0 ; 40 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[1] ; AB6 ; 3A ; 4 ; 0 ; 51 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[2] ; R8 ; 3A ; 7 ; 0 ; 17 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[3] ; R10 ; 3A ; 6 ; 0 ; 17 ; 4 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[0] ; AD6 ; 3A ; 7 ; 0 ; 51 ; 6 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[1] ; U7 ; 3A ; 2 ; 0 ; 91 ; 6 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[2] ; AD7 ; 3A ; 7 ; 0 ; 34 ; 7 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[3] ; U9 ; 3B ; 10 ; 0 ; 91 ; 7 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[0] ; P11 ; 3B ; 21 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; A[1] ; P12 ; 3B ; 21 ; 0 ; 17 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; A[2] ; Y15 ; 4A ; 46 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; A[3] ; Y16 ; 4A ; 46 ; 0 ; 17 ; 4 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; B[0] ; AC9 ; 3B ; 14 ; 0 ; 34 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; B[1] ; AE10 ; 4A ; 36 ; 0 ; 51 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; B[2] ; AD13 ; 4A ; 34 ; 0 ; 34 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; B[3] ; AC8 ; 3B ; 14 ; 0 ; 51 ; 4 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; op[0] ; V10 ; 3B ; 17 ; 0 ; 74 ; 6 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; op[1] ; AC10 ; 3B ; 12 ; 0 ; 51 ; 6 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; op[2] ; Y11 ; 3B ; 10 ; 0 ; 57 ; 7 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
; op[3] ; AE19 ; 4A ; 50 ; 0 ; 34 ; 7 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
|
||||
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
|
||||
|
||||
|
||||
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Output Pins ;
|
||||
+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Output Buffer Delay ; Output Buffer Delay Control ; Location assigned by ; Output Enable Source ; Output Enable Group ;
|
||||
+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
; OUT_1[0] ; AA6 ; 3A ; 4 ; 0 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[1] ; Y9 ; 3A ; 4 ; 0 ; 0 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[2] ; T9 ; 3B ; 10 ; 0 ; 74 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[3] ; W8 ; 3A ; 4 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; flags[0] ; AB10 ; 3B ; 12 ; 0 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; flags[1] ; AA7 ; 3A ; 6 ; 0 ; 51 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Output Pins ;
|
||||
+-------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Output Buffer Delay ; Output Buffer Delay Control ; Location assigned by ; Output Enable Source ; Output Enable Group ;
|
||||
+-------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
; OUT_1[0] ; F7 ; 8A ; 14 ; 61 ; 51 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; OUT_1[1] ; F6 ; 8A ; 15 ; 61 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; OUT_1[2] ; G6 ; 8A ; 15 ; 61 ; 51 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; OUT_1[3] ; G7 ; 8A ; 14 ; 61 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; flags[0] ; H7 ; 8A ; 12 ; 61 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; flags[1] ; J10 ; 8A ; 12 ; 61 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; out_seg1[0] ; M25 ; 6A ; 68 ; 37 ; 3 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; out_seg1[1] ; V19 ; 4A ; 66 ; 0 ; 0 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; out_seg1[2] ; V18 ; 4A ; 64 ; 0 ; 0 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; out_seg1[3] ; V17 ; 4A ; 64 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; out_seg1[4] ; W18 ; 4A ; 66 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; out_seg1[5] ; Y20 ; 4A ; 65 ; 0 ; 0 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; out_seg1[6] ; Y19 ; 4A ; 65 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
; out_seg1[7] ; Y18 ; 4A ; 62 ; 0 ; 40 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
|
||||
+-------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
|
||||
|
||||
+----------------------------------------------------------------------------+
|
||||
@@ -406,14 +426,14 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
+----------+------------------+---------------+--------------+---------------+
|
||||
; B1L ; 0 / 14 ( 0 % ) ; -- ; -- ; -- ;
|
||||
; B0L ; 0 / 14 ( 0 % ) ; -- ; -- ; -- ;
|
||||
; 3A ; 13 / 16 ( 81 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 3B ; 5 / 32 ( 16 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 4A ; 0 / 80 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 3A ; 0 / 16 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 3B ; 7 / 32 ( 22 % ) ; 1.2V ; -- ; 2.5V ;
|
||||
; 4A ; 12 / 80 ( 15 % ) ; 1.2V ; -- ; 2.5V ;
|
||||
; 5A ; 0 / 16 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 5B ; 0 / 32 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 6A ; 0 / 48 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 6A ; 1 / 48 ( 2 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 7A ; 0 / 80 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 8A ; 0 / 32 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 8A ; 6 / 32 ( 19 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
+----------+------------------+---------------+--------------+---------------+
|
||||
|
||||
|
||||
@@ -451,11 +471,11 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AA3 ; 14 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; AA4 ; 15 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; AA5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AA6 ; 45 ; 3A ; OUT_1[0] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AA7 ; 47 ; 3A ; flags[1] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AA6 ; 45 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AA7 ; 47 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AA8 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA9 ; ; -- ; VCCPGM ; power ; ; 1.8V/2.5V/3.0V/3.3V ; -- ; ; -- ; -- ;
|
||||
; AA10 ; ; 3B ; VCCIO3B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA10 ; ; 3B ; VCCIO3B ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AA11 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA12 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; AA13 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
@@ -465,7 +485,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AA17 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA18 ; 151 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AA19 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA20 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA20 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AA21 ; 163 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AA22 ; 170 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; AA23 ; 172 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
@@ -477,14 +497,14 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AB3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AB4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AB5 ; 33 ; 3A ; ^AS_DATA2, DATA2 ; ; ; ; Weak Pull Up ; ; -- ; On ;
|
||||
; AB6 ; 43 ; 3A ; B[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AB6 ; 43 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; AB8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AB9 ; ; 3A ; VCCPD3A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AB10 ; 61 ; 3B ; flags[0] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AB10 ; 61 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB11 ; 63 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB12 ; 65 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB13 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AB13 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AB14 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AB15 ; 105 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB16 ; 111 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -505,15 +525,15 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AC5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AC6 ; ; 3A ; VCCIO3A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AC7 ; ; 3A ; VREFB3AN0 ; power ; ; ; -- ; ; -- ; -- ;
|
||||
; AC8 ; 62 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AC9 ; 64 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AC10 ; 59 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AC8 ; 62 ; 3B ; B[3] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; AC9 ; 64 ; 3B ; B[0] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; AC10 ; 59 ; 3B ; op[1] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; AC11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AC12 ; ; 3B ; VREFB3BN0 ; power ; ; ; -- ; ; -- ; -- ;
|
||||
; AC13 ; 102 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AC14 ; 104 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AC15 ; 103 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AC16 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AC16 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AC17 ; 127 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AC18 ; 120 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AC19 ; 158 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -529,20 +549,20 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AD3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AD4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AD5 ; 35 ; 3A ; ^AS_DATA1, DATA1 ; ; ; ; Weak Pull Up ; ; -- ; On ;
|
||||
; AD6 ; 51 ; 3A ; op[0] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AD7 ; 53 ; 3A ; op[2] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AD6 ; 51 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD7 ; 53 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD8 ; 73 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD9 ; ; 3B ; VCCIO3B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AD9 ; ; 3B ; VCCIO3B ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AD10 ; 96 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD11 ; 88 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD12 ; 91 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD13 ; 93 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD13 ; 93 ; 4A ; B[2] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; AD14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AD15 ; ; 4A ; VREFB4AN0 ; power ; ; ; -- ; ; -- ; -- ;
|
||||
; AD16 ; 119 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD17 ; 121 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD18 ; 118 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD19 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AD19 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AD20 ; 134 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD21 ; 139 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD22 ; 141 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -559,19 +579,19 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AE7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AE8 ; 71 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE9 ; 77 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE10 ; 94 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE10 ; 94 ; 4A ; B[1] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; AE11 ; 86 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE12 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AE12 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AE13 ; 109 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE14 ; 112 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE15 ; 135 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE16 ; 137 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AE18 ; 117 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE19 ; 125 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE19 ; 125 ; 4A ; op[3] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; AE20 ; 133 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE21 ; 131 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE22 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AE22 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AE23 ; 142 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE24 ; 149 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AE25 ; 152 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -589,7 +609,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AF12 ; 99 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF13 ; 107 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF14 ; 110 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF15 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AF15 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; AF16 ; 143 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF17 ; 145 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF18 ; 115 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -709,8 +729,8 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; F3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; F4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; F5 ; 398 ; 9A ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
|
||||
; F6 ; 360 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; F7 ; 366 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; F6 ; 360 ; 8A ; OUT_1[1] ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; F7 ; 366 ; 8A ; OUT_1[0] ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; F8 ; ; -- ; VCCPGM ; power ; ; 1.8V/2.5V/3.0V/3.3V ; -- ; ; -- ; -- ;
|
||||
; F9 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; F10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
@@ -735,8 +755,8 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; G3 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; G4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; G5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; G6 ; 362 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; G7 ; 364 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; G6 ; 362 ; 8A ; OUT_1[2] ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; G7 ; 364 ; 8A ; OUT_1[3] ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; G8 ; ; 8A ; VCCIO8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; G9 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; G10 ; 357 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -762,7 +782,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; H4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; H5 ; 400 ; 9A ; ^GND ; ; ; ; -- ; ; -- ; -- ;
|
||||
; H6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; H7 ; 368 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; H7 ; 368 ; 8A ; flags[0] ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; H8 ; 347 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; H9 ; 349 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; H10 ; 355 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -791,7 +811,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; J7 ; 370 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; J8 ; 365 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; J9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; J10 ; 369 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; J10 ; 369 ; 8A ; flags[1] ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; J11 ; 289 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; J12 ; 287 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; J13 ; ; -- ; VCC ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
@@ -884,7 +904,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; M22 ; 224 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; M23 ; ; 6A ; VCCIO6A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; M24 ; 220 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; M25 ; 226 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; M25 ; 226 ; 6A ; out_seg1[0] ; output ; 2.5 V ; ; Row I/O ; N ; no ; Off ;
|
||||
; M26 ; 228 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; N1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; N2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
@@ -919,11 +939,11 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; P5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; P6 ; 0 ; B1L ; GND ; ; ; ; Row I/O ; ; -- ; -- ;
|
||||
; P7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; P8 ; 52 ; 3A ; A[0] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; P8 ; 52 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; P9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; P10 ; 74 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; P11 ; 84 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; P12 ; 82 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; P11 ; 84 ; 3B ; A[0] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; P12 ; 82 ; 3B ; A[1] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; P13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; P14 ; ; -- ; VCC ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
; P15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
@@ -945,9 +965,9 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; R5 ; ; -- ; VCCE_GXBL ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
; R6 ; 30 ; 3A ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
|
||||
; R7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; R8 ; 50 ; 3A ; B[2] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; R9 ; 48 ; 3A ; A[2] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; R10 ; 46 ; 3A ; B[3] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; R8 ; 50 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; R9 ; 48 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; R10 ; 46 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; R11 ; 60 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; R12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; R13 ; ; -- ; VCC ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
@@ -972,7 +992,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; T6 ; 34 ; 3A ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
|
||||
; T7 ; 38 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T8 ; 40 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T9 ; 56 ; 3B ; OUT_1[2] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; T9 ; 56 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; T11 ; 58 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T12 ; 66 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -996,9 +1016,9 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; U4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; U5 ; ; -- ; VCCE_GXBL ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
; U6 ; 31 ; 3A ; ^AS_DATA3, DATA3 ; ; ; ; Weak Pull Up ; ; -- ; On ;
|
||||
; U7 ; 39 ; 3A ; op[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; U8 ; ; 3B ; VCCIO3B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; U9 ; 54 ; 3B ; op[3] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; U7 ; 39 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U8 ; ; 3B ; VCCIO3B ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; U9 ; 54 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U10 ; 81 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U11 ; 79 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U12 ; 100 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -1007,7 +1027,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; U15 ; 148 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U16 ; 146 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U17 ; 130 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U18 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; U18 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; U19 ; 167 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; U20 ; 181 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; U21 ; ; 5A ; VCCPD5A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
@@ -1025,16 +1045,16 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; V7 ; 28 ; 3A ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
|
||||
; V8 ; 41 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V9 ; 70 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V10 ; 72 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V11 ; ; 3B ; VCCIO3B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; V10 ; 72 ; 3B ; op[0] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; V11 ; ; 3B ; VCCIO3B ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; V12 ; 98 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V13 ; 92 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V14 ; 106 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V15 ; 124 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; V17 ; 154 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V18 ; 156 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V19 ; 164 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; V17 ; 154 ; 4A ; out_seg1[3] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; V18 ; 156 ; 4A ; out_seg1[2] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; V19 ; 164 ; 4A ; out_seg1[1] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; V20 ; 169 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; V21 ; ; 5A ; VCCIO5A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; V22 ; 175 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
@@ -1049,17 +1069,17 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; W5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; W6 ; 27 ; B0L ; GND ; ; ; ; Row I/O ; ; -- ; -- ;
|
||||
; W7 ; ; -- ; VCCA_FPLL ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; W8 ; 42 ; 3A ; OUT_1[3] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; W8 ; 42 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; W10 ; 69 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W11 ; 57 ; 3B ; B[0] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; W11 ; 57 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W12 ; 97 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W13 ; 90 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W14 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; W14 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; W15 ; 122 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W16 ; 140 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W17 ; 138 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W18 ; 162 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W18 ; 162 ; 4A ; out_seg1[4] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; W19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; W20 ; 171 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; W21 ; 173 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
@@ -1075,19 +1095,19 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; Y5 ; 32 ; 3A ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
|
||||
; Y6 ; 29 ; 3A ; ^nCSO, DATA4 ; ; ; ; Weak Pull Up ; ; -- ; On ;
|
||||
; Y7 ; ; 3A ; VCCIO3A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; Y8 ; 49 ; 3A ; A[3] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; Y9 ; 44 ; 3A ; OUT_1[1] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; Y8 ; 49 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y9 ; 44 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y10 ; 67 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y11 ; 55 ; 3B ; A[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; Y11 ; 55 ; 3B ; op[2] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; Y12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; Y13 ; 95 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y14 ; 89 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y15 ; 116 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y16 ; 114 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y17 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; Y18 ; 153 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y19 ; 159 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y20 ; 161 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y15 ; 116 ; 4A ; A[2] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; Y16 ; 114 ; 4A ; A[3] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; Y17 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; Y18 ; 153 ; 4A ; out_seg1[7] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; Y19 ; 159 ; 4A ; out_seg1[6] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; Y20 ; 161 ; 4A ; out_seg1[5] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
|
||||
; Y21 ; ; -- ; VCCA_FPLL ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; Y22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; Y23 ; 178 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
@@ -1098,48 +1118,27 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
|
||||
|
||||
|
||||
+------------------------------------------+
|
||||
; I/O Assignment Warnings ;
|
||||
+----------+-------------------------------+
|
||||
; Pin Name ; Reason ;
|
||||
+----------+-------------------------------+
|
||||
; OUT_1[0] ; Incomplete set of assignments ;
|
||||
; OUT_1[1] ; Incomplete set of assignments ;
|
||||
; OUT_1[2] ; Incomplete set of assignments ;
|
||||
; OUT_1[3] ; Incomplete set of assignments ;
|
||||
; flags[0] ; Incomplete set of assignments ;
|
||||
; flags[1] ; Incomplete set of assignments ;
|
||||
; op[2] ; Incomplete set of assignments ;
|
||||
; op[3] ; Incomplete set of assignments ;
|
||||
; B[0] ; Incomplete set of assignments ;
|
||||
; A[0] ; Incomplete set of assignments ;
|
||||
; op[0] ; Incomplete set of assignments ;
|
||||
; op[1] ; Incomplete set of assignments ;
|
||||
; B[3] ; Incomplete set of assignments ;
|
||||
; A[3] ; Incomplete set of assignments ;
|
||||
; B[1] ; Incomplete set of assignments ;
|
||||
; A[1] ; Incomplete set of assignments ;
|
||||
; B[2] ; Incomplete set of assignments ;
|
||||
; A[2] ; Incomplete set of assignments ;
|
||||
; OUT_1[0] ; Missing location assignment ;
|
||||
; OUT_1[1] ; Missing location assignment ;
|
||||
; OUT_1[2] ; Missing location assignment ;
|
||||
; OUT_1[3] ; Missing location assignment ;
|
||||
; flags[0] ; Missing location assignment ;
|
||||
; flags[1] ; Missing location assignment ;
|
||||
; op[2] ; Missing location assignment ;
|
||||
; op[3] ; Missing location assignment ;
|
||||
; B[0] ; Missing location assignment ;
|
||||
; A[0] ; Missing location assignment ;
|
||||
; op[0] ; Missing location assignment ;
|
||||
; op[1] ; Missing location assignment ;
|
||||
; B[3] ; Missing location assignment ;
|
||||
; A[3] ; Missing location assignment ;
|
||||
; B[1] ; Missing location assignment ;
|
||||
; A[1] ; Missing location assignment ;
|
||||
; B[2] ; Missing location assignment ;
|
||||
; A[2] ; Missing location assignment ;
|
||||
+----------+-------------------------------+
|
||||
+----------------------------------------------------+
|
||||
; I/O Assignment Warnings ;
|
||||
+-------------+--------------------------------------+
|
||||
; Pin Name ; Reason ;
|
||||
+-------------+--------------------------------------+
|
||||
; OUT_1[0] ; Incomplete set of assignments ;
|
||||
; OUT_1[1] ; Incomplete set of assignments ;
|
||||
; OUT_1[2] ; Incomplete set of assignments ;
|
||||
; OUT_1[3] ; Incomplete set of assignments ;
|
||||
; flags[0] ; Missing drive strength and slew rate ;
|
||||
; flags[1] ; Incomplete set of assignments ;
|
||||
; out_seg1[0] ; Incomplete set of assignments ;
|
||||
; out_seg1[1] ; Missing drive strength and slew rate ;
|
||||
; out_seg1[2] ; Missing drive strength and slew rate ;
|
||||
; out_seg1[3] ; Missing drive strength and slew rate ;
|
||||
; out_seg1[4] ; Missing drive strength and slew rate ;
|
||||
; out_seg1[5] ; Missing drive strength and slew rate ;
|
||||
; out_seg1[6] ; Missing drive strength and slew rate ;
|
||||
; out_seg1[7] ; Missing drive strength and slew rate ;
|
||||
; out_seg1[0] ; Missing location assignment ;
|
||||
+-------------+--------------------------------------+
|
||||
|
||||
|
||||
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
@@ -1147,36 +1146,45 @@ Note: Pin directions (input, output or bidir) are based on device operating in u
|
||||
+----------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
; Compilation Hierarchy Node ; ALMs needed [=A-B+C] ; [A] ALMs used in final placement ; [B] Estimate of ALMs recoverable by dense packing ; [C] Estimate of ALMs unavailable ; ALMs used for memory ; Combinational ALUTs ; Dedicated Logic Registers ; I/O Registers ; Block Memory Bits ; M10Ks ; DSP Blocks ; Pins ; Virtual Pins ; Full Hierarchy Name ; Entity Name ; Library Name ;
|
||||
+----------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
; |alu ; 10.5 (7.5) ; 10.5 (7.5) ; 0.0 (0.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 15 (9) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 18 ; 0 ; |alu ; alu ; work ;
|
||||
; |alu ; 14.0 (7.5) ; 14.0 (7.5) ; 0.0 (0.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 22 (9) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 26 ; 0 ; |alu ; alu ; work ;
|
||||
; |asu:adder_unit| ; 3.0 (3.0) ; 3.0 (3.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 6 (6) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; |alu|asu:adder_unit ; asu ; work ;
|
||||
; |seven_seg:dut| ; 3.5 (3.5) ; 3.5 (3.5) ; 0.0 (0.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; |alu|seven_seg:dut ; seven_seg ; work ;
|
||||
+----------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
|
||||
|
||||
|
||||
+-------------------------------------------------------------------------------------------------------------------------+
|
||||
; Delay Chain Summary ;
|
||||
+----------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
; Name ; Pin Type ; D1 ; D3_0 ; D3_1 ; D4 ; D5 ; D5 OE ; D5 OCT ; T11 (Postamble Gating) ; T11 (Postamble Ungating) ;
|
||||
+----------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
; OUT_1[0] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[1] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[2] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[3] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; flags[0] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; flags[1] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; op[2] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[3] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[0] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[0] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[0] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[1] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[3] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[3] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[1] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[1] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[2] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[2] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
+----------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
+----------------------------------------------------------------------------------------------------------------------------+
|
||||
; Delay Chain Summary ;
|
||||
+-------------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
; Name ; Pin Type ; D1 ; D3_0 ; D3_1 ; D4 ; D5 ; D5 OE ; D5 OCT ; T11 (Postamble Gating) ; T11 (Postamble Ungating) ;
|
||||
+-------------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
; OUT_1[0] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[1] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[2] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[3] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; flags[0] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; flags[1] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; out_seg1[0] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; out_seg1[1] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; out_seg1[2] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; out_seg1[3] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; out_seg1[4] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; out_seg1[5] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; out_seg1[6] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; out_seg1[7] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; op[2] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[3] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[0] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[1] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[3] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[3] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[0] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[0] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[1] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[1] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[2] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[2] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
+-------------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
|
||||
|
||||
+----------------------------------------------------------------+
|
||||
@@ -1185,13 +1193,13 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
|
||||
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
|
||||
+----------------------------------+-------------------+---------+
|
||||
; op[2] ; ; ;
|
||||
; - Mux0~0 ; 0 ; 0 ;
|
||||
; - Mux1~0 ; 0 ; 0 ;
|
||||
; - Mux2~0 ; 0 ; 0 ;
|
||||
; - Mux3~0 ; 0 ; 0 ;
|
||||
; - Mux3~1 ; 0 ; 0 ;
|
||||
; - Mux3~2 ; 0 ; 0 ;
|
||||
; - Mux3~3 ; 0 ; 0 ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
; - Mux2~0 ; 1 ; 0 ;
|
||||
; - Mux3~0 ; 1 ; 0 ;
|
||||
; - Mux3~1 ; 1 ; 0 ;
|
||||
; - Mux3~2 ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; op[3] ; ; ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
@@ -1200,19 +1208,13 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
|
||||
; - Mux3~1 ; 1 ; 0 ;
|
||||
; - Mux3~2 ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; B[0] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[0] ; 1 ; 0 ;
|
||||
; - Mux3~1 ; 1 ; 0 ;
|
||||
; A[0] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[0] ; 0 ; 0 ;
|
||||
; - Mux3~1 ; 0 ; 0 ;
|
||||
; op[0] ; ; ;
|
||||
; - Mux0~0 ; 0 ; 0 ;
|
||||
; - Mux1~0 ; 0 ; 0 ;
|
||||
; - Mux2~0 ; 0 ; 0 ;
|
||||
; - Mux3~1 ; 0 ; 0 ;
|
||||
; - Mux3~2 ; 0 ; 0 ;
|
||||
; - Mux3~3 ; 0 ; 0 ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
; - Mux2~0 ; 1 ; 0 ;
|
||||
; - Mux3~1 ; 1 ; 0 ;
|
||||
; - Mux3~2 ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; op[1] ; ; ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
@@ -1223,22 +1225,28 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
|
||||
; B[3] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[3] ; 1 ; 0 ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; - Mux3~2 ; 1 ; 0 ;
|
||||
; - asu:adder_unit|OUT_CIN[0] ; 1 ; 0 ;
|
||||
; A[3] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[3] ; 1 ; 0 ;
|
||||
; - asu:adder_unit|OUT_1[3] ; 0 ; 0 ;
|
||||
; - Mux3~2 ; 0 ; 0 ;
|
||||
; - asu:adder_unit|OUT_CIN[0] ; 0 ; 0 ;
|
||||
; - Mux0~0 ; 0 ; 0 ;
|
||||
; B[0] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[0] ; 0 ; 0 ;
|
||||
; - Mux3~3 ; 0 ; 0 ;
|
||||
; A[0] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[0] ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; - asu:adder_unit|OUT_CIN[0] ; 1 ; 0 ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; B[1] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[1] ; 0 ; 0 ;
|
||||
; - Mux2~0 ; 0 ; 0 ;
|
||||
; A[1] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[1] ; 1 ; 0 ;
|
||||
; - Mux2~0 ; 1 ; 0 ;
|
||||
; - asu:adder_unit|OUT_1[1] ; 0 ; 0 ;
|
||||
; - Mux2~0 ; 0 ; 0 ;
|
||||
; B[2] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[2] ; 0 ; 0 ;
|
||||
; - Mux1~0 ; 0 ; 0 ;
|
||||
; - asu:adder_unit|OUT_1[2] ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
; A[2] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[2] ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
@@ -1250,10 +1258,10 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
|
||||
+------------------------------+------------------------+
|
||||
; Routing Resource Type ; Usage ;
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||||
+------------------------------+------------------------+
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||||
; Block interconnects ; 25 / 217,884 ( < 1 % ) ;
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||||
; Block interconnects ; 37 / 217,884 ( < 1 % ) ;
|
||||
; C12 interconnects ; 0 / 10,080 ( 0 % ) ;
|
||||
; C2 interconnects ; 12 / 87,208 ( < 1 % ) ;
|
||||
; C4 interconnects ; 7 / 41,360 ( < 1 % ) ;
|
||||
; C2 interconnects ; 22 / 87,208 ( < 1 % ) ;
|
||||
; C4 interconnects ; 96 / 41,360 ( < 1 % ) ;
|
||||
; DQS bus muxes ; 0 / 21 ( 0 % ) ;
|
||||
; DQS-18 I/O buses ; 0 / 21 ( 0 % ) ;
|
||||
; DQS-9 I/O buses ; 0 / 21 ( 0 % ) ;
|
||||
@@ -1262,10 +1270,10 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
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||||
; Horizontal periphery clocks ; 0 / 12 ( 0 % ) ;
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||||
; Local interconnects ; 6 / 58,160 ( < 1 % ) ;
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||||
; Quadrant clocks ; 0 / 88 ( 0 % ) ;
|
||||
; R14 interconnects ; 0 / 9,228 ( 0 % ) ;
|
||||
; R14/C12 interconnect drivers ; 0 / 15,096 ( 0 % ) ;
|
||||
; R3 interconnects ; 15 / 94,896 ( < 1 % ) ;
|
||||
; R6 interconnects ; 5 / 194,640 ( < 1 % ) ;
|
||||
; R14 interconnects ; 11 / 9,228 ( < 1 % ) ;
|
||||
; R14/C12 interconnect drivers ; 11 / 15,096 ( < 1 % ) ;
|
||||
; R3 interconnects ; 42 / 94,896 ( < 1 % ) ;
|
||||
; R6 interconnects ; 48 / 194,640 ( < 1 % ) ;
|
||||
; Spine clocks ; 0 / 180 ( 0 % ) ;
|
||||
; Wire stub REs ; 0 / 11,606 ( 0 % ) ;
|
||||
+------------------------------+------------------------+
|
||||
@@ -1277,10 +1285,10 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
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||||
; I/O Rules Statistic ; Total ;
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||||
+----------------------------------+-------+
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||||
; Total I/O Rules ; 28 ;
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||||
; Number of I/O Rules Passed ; 6 ;
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||||
; Number of I/O Rules Passed ; 9 ;
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||||
; Number of I/O Rules Failed ; 0 ;
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||||
; Number of I/O Rules Unchecked ; 0 ;
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||||
; Number of I/O Rules Inapplicable ; 22 ;
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||||
; Number of I/O Rules Inapplicable ; 19 ;
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||||
+----------------------------------+-------+
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||||
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||||
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||||
@@ -1290,12 +1298,12 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
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||||
; Status ; ID ; Category ; Rule Description ; Severity ; Information ; Area ; Extra Information ;
|
||||
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
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||||
; Inapplicable ; IO_000002 ; Capacity Checks ; Number of clocks in an I/O bank should not exceed the number of clocks available. ; Critical ; No Global Signal assignments found. ; I/O ; ;
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||||
; Inapplicable ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; No Location assignments found. ; I/O ; ;
|
||||
; Inapplicable ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; No Location assignments found. ; I/O ; ;
|
||||
; Pass ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
|
||||
; Pass ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
|
||||
; Inapplicable ; IO_000004 ; Voltage Compatibility Checks ; The I/O bank should support the requested VCCIO. ; Critical ; No IOBANK_VCCIO assignments found. ; I/O ; ;
|
||||
; Inapplicable ; IO_000005 ; Voltage Compatibility Checks ; The I/O bank should not have competing VREF values. ; Critical ; No VREF I/O Standard assignments found. ; I/O ; ;
|
||||
; Pass ; IO_000006 ; Voltage Compatibility Checks ; The I/O bank should not have competing VCCIO values. ; Critical ; 0 such failures found. ; I/O ; ;
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||||
; Inapplicable ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; No Location assignments found. ; I/O ; ;
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||||
; Pass ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; 0 such failures found. ; I/O ; ;
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||||
; Inapplicable ; IO_000008 ; Valid Location Checks ; Checks for reserved locations. ; Critical ; No reserved LogicLock region found. ; I/O ; ;
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||||
; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
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||||
; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
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||||
@@ -1326,28 +1334,36 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
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||||
+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+-----------+--------------+
|
||||
; Pin/Rules ; IO_000002 ; IO_000001 ; IO_000003 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000047 ; IO_000046 ; IO_000045 ; IO_000027 ; IO_000026 ; IO_000024 ; IO_000023 ; IO_000022 ; IO_000021 ; IO_000020 ; IO_000019 ; IO_000018 ; IO_000015 ; IO_000014 ; IO_000013 ; IO_000012 ; IO_000011 ; IO_000010 ; IO_000009 ; IO_000034 ;
|
||||
+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+-----------+--------------+
|
||||
; Total Pass ; 0 ; 0 ; 0 ; 0 ; 0 ; 18 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 ; 0 ; 0 ; 0 ; 0 ; 6 ; 0 ; 0 ; 0 ; 0 ; 6 ; 0 ; 18 ; 18 ; 0 ;
|
||||
; Total Pass ; 0 ; 25 ; 25 ; 0 ; 0 ; 26 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 14 ; 0 ; 0 ; 0 ; 0 ; 14 ; 0 ; 0 ; 0 ; 0 ; 14 ; 0 ; 26 ; 26 ; 0 ;
|
||||
; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
|
||||
; Total Inapplicable ; 18 ; 18 ; 18 ; 18 ; 18 ; 0 ; 18 ; 18 ; 18 ; 18 ; 18 ; 18 ; 18 ; 12 ; 18 ; 18 ; 18 ; 18 ; 12 ; 18 ; 18 ; 18 ; 18 ; 12 ; 18 ; 0 ; 0 ; 18 ;
|
||||
; Total Inapplicable ; 26 ; 1 ; 1 ; 26 ; 26 ; 0 ; 1 ; 26 ; 26 ; 26 ; 26 ; 26 ; 26 ; 12 ; 26 ; 26 ; 26 ; 26 ; 12 ; 26 ; 26 ; 26 ; 26 ; 12 ; 26 ; 0 ; 0 ; 26 ;
|
||||
; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
|
||||
; OUT_1[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; OUT_1[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; OUT_1[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; OUT_1[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; flags[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; flags[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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||||
; op[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; op[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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||||
; A[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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||||
; op[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; op[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
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; A[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; A[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; A[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; OUT_1[0] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; OUT_1[1] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; OUT_1[2] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; OUT_1[3] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; flags[0] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; flags[1] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; out_seg1[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; out_seg1[1] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; out_seg1[2] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; out_seg1[3] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; out_seg1[4] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; out_seg1[5] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; out_seg1[6] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; out_seg1[7] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; op[2] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; op[3] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; op[0] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; op[1] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[3] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; A[3] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[0] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; A[0] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[1] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; A[1] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[2] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; A[2] ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+-----------+--------------+
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@@ -1405,7 +1421,7 @@ Info (21077): High junction temperature is 85 degrees C
|
||||
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
|
||||
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
|
||||
Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
|
||||
Critical Warning (169085): No exact pin location assignment(s) for 18 pins of 18 total pins. For the list of pins please refer to the I/O Assignment Warnings table in the fitter report.
|
||||
Critical Warning (169085): No exact pin location assignment(s) for 1 pins of 26 total pins. For the list of pins please refer to the I/O Assignment Warnings table in the fitter report.
|
||||
Info (184020): Starting Fitter periphery placement operations
|
||||
Info (184021): Fitter periphery placement operations ending: elapsed time is 00:00:00
|
||||
Info (176233): Starting register packing
|
||||
@@ -1421,27 +1437,28 @@ Info (332154): The derive_clock_uncertainty command did not apply clock uncertai
|
||||
Info (332130): Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time.
|
||||
Info (170189): Fitter placement preparation operations beginning
|
||||
Info (14951): The Fitter is using Advanced Physical Optimization.
|
||||
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:02
|
||||
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:01
|
||||
Info (170191): Fitter placement operations beginning
|
||||
Info (170137): Fitter placement was successful
|
||||
Info (170192): Fitter placement operations ending: elapsed time is 00:00:00
|
||||
Info (170193): Fitter routing operations beginning
|
||||
Info (170195): Router estimated average interconnect usage is 0% of the available device resources
|
||||
Info (170196): Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y0 to location X10_Y11
|
||||
Info (170196): Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X23_Y0 to location X33_Y11
|
||||
Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
|
||||
Info (170201): Optimizations that may affect the design's routability were skipped
|
||||
Info (170200): Optimizations that may affect the design's timing were skipped
|
||||
Info (170194): Fitter routing operations ending: elapsed time is 00:00:01
|
||||
Info (11888): Total time spent on timing analysis during the Fitter is 0.09 seconds.
|
||||
Info (11888): Total time spent on timing analysis during the Fitter is 0.08 seconds.
|
||||
Info (334003): Started post-fitting delay annotation
|
||||
Info (334004): Delay annotation completed successfully
|
||||
Info (334003): Started post-fitting delay annotation
|
||||
Info (334004): Delay annotation completed successfully
|
||||
Info (11801): Fitter post-fit operations ending: elapsed time is 00:00:03
|
||||
Info: Quartus Prime Fitter was successful. 0 errors, 6 warnings
|
||||
Info: Peak virtual memory: 1388 megabytes
|
||||
Info: Processing ended: Tue Sep 15 10:03:59 2026
|
||||
Info: Elapsed time: 00:00:30
|
||||
Info: Total CPU time (on all processors): 00:00:43
|
||||
Info (11801): Fitter post-fit operations ending: elapsed time is 00:00:04
|
||||
Warning (171167): Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information.
|
||||
Info: Quartus Prime Fitter was successful. 0 errors, 7 warnings
|
||||
Info: Peak virtual memory: 1341 megabytes
|
||||
Info: Processing ended: Tue Sep 15 18:56:13 2026
|
||||
Info: Elapsed time: 00:00:29
|
||||
Info: Total CPU time (on all processors): 00:00:41
|
||||
|
||||
|
||||
@@ -1,13 +1,13 @@
|
||||
Fitter Status : Successful - Tue Sep 15 10:03:59 2026
|
||||
Fitter Status : Successful - Tue Sep 15 18:56:12 2026
|
||||
Quartus Prime Version : 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
|
||||
Revision Name : alu
|
||||
Top-level Entity Name : alu
|
||||
Family : Cyclone V
|
||||
Device : 5CGXFC5C6F27C7
|
||||
Timing Models : Final
|
||||
Logic utilization (in ALMs) : 11 / 29,080 ( < 1 % )
|
||||
Logic utilization (in ALMs) : 14 / 29,080 ( < 1 % )
|
||||
Total registers : 0
|
||||
Total pins : 18 / 364 ( 5 % )
|
||||
Total pins : 26 / 364 ( 7 % )
|
||||
Total virtual pins : 0
|
||||
Total block memory bits : 0 / 4,567,040 ( 0 % )
|
||||
Total RAM Blocks : 0 / 446 ( 0 % )
|
||||
|
||||
@@ -1,5 +1,5 @@
|
||||
Flow report for alu
|
||||
Tue Sep 15 10:04:15 2026
|
||||
Tue Sep 15 18:56:29 2026
|
||||
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
|
||||
|
||||
|
||||
@@ -41,16 +41,16 @@ on the Quartus Prime software download page.
|
||||
+-----------------------------------------------------------------------------------+
|
||||
; Flow Summary ;
|
||||
+---------------------------------+-------------------------------------------------+
|
||||
; Flow Status ; Successful - Tue Sep 15 10:04:15 2026 ;
|
||||
; Flow Status ; Successful - Tue Sep 15 18:56:29 2026 ;
|
||||
; Quartus Prime Version ; 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
|
||||
; Revision Name ; alu ;
|
||||
; Top-level Entity Name ; alu ;
|
||||
; Family ; Cyclone V ;
|
||||
; Device ; 5CGXFC5C6F27C7 ;
|
||||
; Timing Models ; Final ;
|
||||
; Logic utilization (in ALMs) ; 11 / 29,080 ( < 1 % ) ;
|
||||
; Logic utilization (in ALMs) ; 14 / 29,080 ( < 1 % ) ;
|
||||
; Total registers ; 0 ;
|
||||
; Total pins ; 18 / 364 ( 5 % ) ;
|
||||
; Total pins ; 26 / 364 ( 7 % ) ;
|
||||
; Total virtual pins ; 0 ;
|
||||
; Total block memory bits ; 0 / 4,567,040 ( 0 % ) ;
|
||||
; Total DSP Blocks ; 0 / 150 ( 0 % ) ;
|
||||
@@ -68,7 +68,7 @@ on the Quartus Prime software download page.
|
||||
+-------------------+---------------------+
|
||||
; Option ; Setting ;
|
||||
+-------------------+---------------------+
|
||||
; Start date & time ; 09/15/2026 10:03:17 ;
|
||||
; Start date & time ; 09/15/2026 18:55:32 ;
|
||||
; Main task ; Compilation ;
|
||||
; Revision Name ; alu ;
|
||||
+-------------------+---------------------+
|
||||
@@ -79,7 +79,7 @@ on the Quartus Prime software download page.
|
||||
+-------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+
|
||||
; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ;
|
||||
+-------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+
|
||||
; COMPILER_SIGNATURE_ID ; 253029099468756.178943059705529 ; -- ; -- ; -- ;
|
||||
; COMPILER_SIGNATURE_ID ; 268883478169649.178946253204767 ; -- ; -- ; -- ;
|
||||
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_timing ;
|
||||
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_boundary_scan ;
|
||||
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_signal_integrity ;
|
||||
@@ -101,12 +101,12 @@ on the Quartus Prime software download page.
|
||||
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
|
||||
; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ;
|
||||
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
|
||||
; Analysis & Synthesis ; 00:00:11 ; 1.0 ; 419 MB ; 00:00:27 ;
|
||||
; Fitter ; 00:00:30 ; 1.0 ; 1388 MB ; 00:00:43 ;
|
||||
; Assembler ; 00:00:05 ; 1.0 ; 525 MB ; 00:00:05 ;
|
||||
; Timing Analyzer ; 00:00:06 ; 1.0 ; 793 MB ; 00:00:05 ;
|
||||
; EDA Netlist Writer ; 00:00:01 ; 1.0 ; 658 MB ; 00:00:01 ;
|
||||
; Total ; 00:00:53 ; -- ; -- ; 00:01:21 ;
|
||||
; Analysis & Synthesis ; 00:00:11 ; 1.0 ; 422 MB ; 00:00:25 ;
|
||||
; Fitter ; 00:00:28 ; 1.0 ; 1341 MB ; 00:00:40 ;
|
||||
; Assembler ; 00:00:06 ; 1.0 ; 514 MB ; 00:00:05 ;
|
||||
; Timing Analyzer ; 00:00:05 ; 1.0 ; 765 MB ; 00:00:05 ;
|
||||
; EDA Netlist Writer ; 00:00:01 ; 1.0 ; 670 MB ; 00:00:01 ;
|
||||
; Total ; 00:00:51 ; -- ; -- ; 00:01:16 ;
|
||||
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
|
||||
|
||||
|
||||
|
||||
@@ -1,5 +1,5 @@
|
||||
Analysis & Synthesis report for alu
|
||||
Tue Sep 15 10:03:28 2026
|
||||
Tue Sep 15 18:55:43 2026
|
||||
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
|
||||
|
||||
|
||||
@@ -18,9 +18,10 @@ Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
|
||||
10. Parameter Settings for User Entity Instance: Top-level Entity: |alu
|
||||
11. Parameter Settings for User Entity Instance: asu:adder_unit
|
||||
12. Parameter Settings for User Entity Instance: lu:logic_unit
|
||||
13. Post-Synthesis Netlist Statistics for Top Partition
|
||||
14. Elapsed Time Per Partition
|
||||
15. Analysis & Synthesis Messages
|
||||
13. Port Connectivity Checks: "seven_seg:dut"
|
||||
14. Post-Synthesis Netlist Statistics for Top Partition
|
||||
15. Elapsed Time Per Partition
|
||||
16. Analysis & Synthesis Messages
|
||||
|
||||
|
||||
|
||||
@@ -47,14 +48,14 @@ on the Quartus Prime software download page.
|
||||
+-----------------------------------------------------------------------------------+
|
||||
; Analysis & Synthesis Summary ;
|
||||
+---------------------------------+-------------------------------------------------+
|
||||
; Analysis & Synthesis Status ; Successful - Tue Sep 15 10:03:28 2026 ;
|
||||
; Analysis & Synthesis Status ; Successful - Tue Sep 15 18:55:43 2026 ;
|
||||
; Quartus Prime Version ; 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
|
||||
; Revision Name ; alu ;
|
||||
; Top-level Entity Name ; alu ;
|
||||
; Family ; Cyclone V ;
|
||||
; Logic utilization (in ALMs) ; N/A ;
|
||||
; Total registers ; 0 ;
|
||||
; Total pins ; 18 ;
|
||||
; Total pins ; 26 ;
|
||||
; Total virtual pins ; 0 ;
|
||||
; Total block memory bits ; 0 ;
|
||||
; Total DSP Blocks ; 0 ;
|
||||
@@ -170,42 +171,43 @@ on the Quartus Prime software download page.
|
||||
+----------------------------+-------------+
|
||||
|
||||
|
||||
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Analysis & Synthesis Source Files Read ;
|
||||
+----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------+---------+
|
||||
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ; Library ;
|
||||
+----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------+---------+
|
||||
; ../../modules/alu.sv ; yes ; User SystemVerilog HDL File ; /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv ; ;
|
||||
; asu.sv ; yes ; Auto-Found SystemVerilog HDL File ; /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/asu.sv ; ;
|
||||
; lu.sv ; yes ; Auto-Found SystemVerilog HDL File ; /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/lu.sv ; ;
|
||||
+----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------+---------+
|
||||
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Analysis & Synthesis Source Files Read ;
|
||||
+----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------------+---------+
|
||||
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ; Library ;
|
||||
+----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------------+---------+
|
||||
; ../../modules/alu.sv ; yes ; User SystemVerilog HDL File ; /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv ; ;
|
||||
; asu.sv ; yes ; Auto-Found SystemVerilog HDL File ; /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/asu.sv ; ;
|
||||
; lu.sv ; yes ; Auto-Found SystemVerilog HDL File ; /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/lu.sv ; ;
|
||||
; seven_seg.sv ; yes ; Auto-Found SystemVerilog HDL File ; /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/seven_seg.sv ; ;
|
||||
+----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------------+---------+
|
||||
|
||||
|
||||
+-----------------------------------------------------------+
|
||||
; Analysis & Synthesis Resource Usage Summary ;
|
||||
+---------------------------------------------+-------------+
|
||||
; Resource ; Usage ;
|
||||
+---------------------------------------------+-------------+
|
||||
; Estimate of Logic utilization (ALMs needed) ; 10 ;
|
||||
; ; ;
|
||||
; Combinational ALUT usage for logic ; 14 ;
|
||||
; -- 7 input functions ; 3 ;
|
||||
; -- 6 input functions ; 3 ;
|
||||
; -- 5 input functions ; 0 ;
|
||||
; -- 4 input functions ; 1 ;
|
||||
; -- <=3 input functions ; 7 ;
|
||||
; ; ;
|
||||
; Dedicated logic registers ; 0 ;
|
||||
; ; ;
|
||||
; I/O pins ; 18 ;
|
||||
; ; ;
|
||||
; Total DSP Blocks ; 0 ;
|
||||
; ; ;
|
||||
; Maximum fan-out node ; op[2]~input ;
|
||||
; Maximum fan-out ; 7 ;
|
||||
; Total fan-out ; 84 ;
|
||||
; Average fan-out ; 1.68 ;
|
||||
+---------------------------------------------+-------------+
|
||||
+------------------------------------------------------+
|
||||
; Analysis & Synthesis Resource Usage Summary ;
|
||||
+---------------------------------------------+--------+
|
||||
; Resource ; Usage ;
|
||||
+---------------------------------------------+--------+
|
||||
; Estimate of Logic utilization (ALMs needed) ; 14 ;
|
||||
; ; ;
|
||||
; Combinational ALUT usage for logic ; 21 ;
|
||||
; -- 7 input functions ; 3 ;
|
||||
; -- 6 input functions ; 3 ;
|
||||
; -- 5 input functions ; 0 ;
|
||||
; -- 4 input functions ; 8 ;
|
||||
; -- <=3 input functions ; 7 ;
|
||||
; ; ;
|
||||
; Dedicated logic registers ; 0 ;
|
||||
; ; ;
|
||||
; I/O pins ; 26 ;
|
||||
; ; ;
|
||||
; Total DSP Blocks ; 0 ;
|
||||
; ; ;
|
||||
; Maximum fan-out node ; Mux0~0 ;
|
||||
; Maximum fan-out ; 8 ;
|
||||
; Total fan-out ; 127 ;
|
||||
; Average fan-out ; 1.74 ;
|
||||
+---------------------------------------------+--------+
|
||||
|
||||
|
||||
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
@@ -213,8 +215,9 @@ on the Quartus Prime software download page.
|
||||
+----------------------------+---------------------+---------------------------+-------------------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
; Compilation Hierarchy Node ; Combinational ALUTs ; Dedicated Logic Registers ; Block Memory Bits ; DSP Blocks ; Pins ; Virtual Pins ; Full Hierarchy Name ; Entity Name ; Library Name ;
|
||||
+----------------------------+---------------------+---------------------------+-------------------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
; |alu ; 14 (8) ; 0 (0) ; 0 ; 0 ; 18 ; 0 ; |alu ; alu ; work ;
|
||||
; |alu ; 21 (8) ; 0 (0) ; 0 ; 0 ; 26 ; 0 ; |alu ; alu ; work ;
|
||||
; |asu:adder_unit| ; 6 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |alu|asu:adder_unit ; asu ; work ;
|
||||
; |seven_seg:dut| ; 7 (7) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |alu|seven_seg:dut ; seven_seg ; work ;
|
||||
+----------------------------+---------------------+---------------------------+-------------------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
|
||||
|
||||
@@ -273,26 +276,38 @@ Note: In order to hide this table in the UI and the text report file, please set
|
||||
Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off".
|
||||
|
||||
|
||||
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Port Connectivity Checks: "seven_seg:dut" ;
|
||||
+------------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Port ; Type ; Severity ; Details ;
|
||||
+------------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; rbi_inv ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ;
|
||||
; rbi_inv[0] ; Input ; Info ; Stuck at VCC ;
|
||||
+------------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
|
||||
|
||||
+-----------------------------------------------------+
|
||||
; Post-Synthesis Netlist Statistics for Top Partition ;
|
||||
+-----------------------+-----------------------------+
|
||||
; Type ; Count ;
|
||||
+-----------------------+-----------------------------+
|
||||
; arriav_lcell_comb ; 14 ;
|
||||
; arriav_lcell_comb ; 23 ;
|
||||
; extend ; 3 ;
|
||||
; 7 data inputs ; 3 ;
|
||||
; normal ; 6 ;
|
||||
; normal ; 15 ;
|
||||
; 0 data inputs ; 1 ;
|
||||
; 1 data inputs ; 1 ;
|
||||
; 2 data inputs ; 1 ;
|
||||
; 3 data inputs ; 1 ;
|
||||
; 4 data inputs ; 1 ;
|
||||
; 4 data inputs ; 8 ;
|
||||
; 6 data inputs ; 3 ;
|
||||
; shared ; 5 ;
|
||||
; 0 data inputs ; 1 ;
|
||||
; 2 data inputs ; 4 ;
|
||||
; boundary_port ; 18 ;
|
||||
; boundary_port ; 26 ;
|
||||
; ; ;
|
||||
; Max LUT depth ; 2.40 ;
|
||||
; Average LUT depth ; 2.20 ;
|
||||
; Max LUT depth ; 4.40 ;
|
||||
; Average LUT depth ; 3.96 ;
|
||||
+-----------------------+-----------------------------+
|
||||
|
||||
|
||||
@@ -311,28 +326,33 @@ Note: In order to hide this table in the UI and the text report file, please set
|
||||
Info: *******************************************************************
|
||||
Info: Running Quartus Prime Analysis & Synthesis
|
||||
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
|
||||
Info: Processing started: Tue Sep 15 10:03:17 2026
|
||||
Info: Processing started: Tue Sep 15 18:55:32 2026
|
||||
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off A1_Q4 -c alu
|
||||
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
|
||||
Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected
|
||||
Info (12021): Found 3 design units, including 3 entities, in source file /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv
|
||||
Info (12021): Found 4 design units, including 4 entities, in source file /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv
|
||||
Info (12023): Found entity 1: asu File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/asu.sv Line: 4
|
||||
Info (12023): Found entity 2: lu File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/lu.sv Line: 3
|
||||
Info (12023): Found entity 3: alu File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv Line: 9
|
||||
Info (12023): Found entity 3: seven_seg File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q4/seven_seg.sv Line: 3
|
||||
Info (12023): Found entity 4: alu File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv Line: 10
|
||||
Info (12127): Elaborating entity "alu" for the top level hierarchy
|
||||
Info (12128): Elaborating entity "asu" for hierarchy "asu:adder_unit" File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv Line: 16
|
||||
Info (12128): Elaborating entity "lu" for hierarchy "lu:logic_unit" File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv Line: 19
|
||||
Info (12128): Elaborating entity "asu" for hierarchy "asu:adder_unit" File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv Line: 18
|
||||
Info (12128): Elaborating entity "lu" for hierarchy "lu:logic_unit" File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv Line: 21
|
||||
Info (12128): Elaborating entity "seven_seg" for hierarchy "seven_seg:dut" File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv Line: 38
|
||||
Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder
|
||||
Warning (13024): Output pins are stuck at VCC or GND
|
||||
Warning (13410): Pin "out_seg1[0]" is stuck at GND File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/alu.sv Line: 13
|
||||
Info (286030): Timing-Driven Synthesis is running
|
||||
Info (16010): Generating hard_block partition "hard_block:auto_generated_inst"
|
||||
Info (16011): Adding 0 node(s), including 0 DDIO, 0 PLL, 0 transceiver and 0 LCELL
|
||||
Info (21057): Implemented 32 device resources after synthesis - the final resource count might be different
|
||||
Info (21057): Implemented 47 device resources after synthesis - the final resource count might be different
|
||||
Info (21058): Implemented 12 input pins
|
||||
Info (21059): Implemented 6 output pins
|
||||
Info (21061): Implemented 14 logic cells
|
||||
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 1 warning
|
||||
Info: Peak virtual memory: 436 megabytes
|
||||
Info: Processing ended: Tue Sep 15 10:03:28 2026
|
||||
Info (21059): Implemented 14 output pins
|
||||
Info (21061): Implemented 21 logic cells
|
||||
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 4 warnings
|
||||
Info: Peak virtual memory: 439 megabytes
|
||||
Info: Processing ended: Tue Sep 15 18:55:43 2026
|
||||
Info: Elapsed time: 00:00:11
|
||||
Info: Total CPU time (on all processors): 00:00:27
|
||||
Info: Total CPU time (on all processors): 00:00:25
|
||||
|
||||
|
||||
@@ -1,11 +1,11 @@
|
||||
Analysis & Synthesis Status : Successful - Tue Sep 15 10:03:28 2026
|
||||
Analysis & Synthesis Status : Successful - Tue Sep 15 18:55:43 2026
|
||||
Quartus Prime Version : 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
|
||||
Revision Name : alu
|
||||
Top-level Entity Name : alu
|
||||
Family : Cyclone V
|
||||
Logic utilization (in ALMs) : N/A
|
||||
Total registers : 0
|
||||
Total pins : 18
|
||||
Total pins : 26
|
||||
Total virtual pins : 0
|
||||
Total block memory bits : 0
|
||||
Total DSP Blocks : 0
|
||||
|
||||
@@ -29,8 +29,8 @@
|
||||
-- VCCIO : Dedicated power pin, which MUST be connected to VCC
|
||||
-- of its bank.
|
||||
-- Bank 3A: 2.5V
|
||||
-- Bank 3B: 2.5V
|
||||
-- Bank 4A: 2.5V
|
||||
-- Bank 3B: 1.2V
|
||||
-- Bank 4A: 1.2V
|
||||
-- Bank 5A: 2.5V
|
||||
-- Bank 5B: 2.5V
|
||||
-- Bank 6A: 2.5V
|
||||
@@ -105,11 +105,11 @@ GND : AA2 : gnd : :
|
||||
GXB_NC : AA3 : : : : B0L :
|
||||
GXB_NC : AA4 : : : : B0L :
|
||||
GND : AA5 : gnd : : : :
|
||||
OUT_1[0] : AA6 : output : 2.5 V : : 3A : N
|
||||
flags[1] : AA7 : output : 2.5 V : : 3A : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AA6 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AA7 : : : : 3A :
|
||||
VCC_AUX : AA8 : power : : 2.5V : :
|
||||
VCCPGM : AA9 : power : : 1.8V/2.5V/3.0V/3.3V : :
|
||||
VCCIO3B : AA10 : power : : 2.5V : 3B :
|
||||
VCCIO3B : AA10 : power : : 1.2V : 3B :
|
||||
VCCPD3B4A : AA11 : power : : 2.5V : 3B, 4A :
|
||||
NC : AA12 : : : : :
|
||||
VCCPD3B4A : AA13 : power : : 2.5V : 3B, 4A :
|
||||
@@ -119,7 +119,7 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : AA16 : : :
|
||||
VCCPD3B4A : AA17 : power : : 2.5V : 3B, 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AA18 : : : : 4A :
|
||||
VCCPD3B4A : AA19 : power : : 2.5V : 3B, 4A :
|
||||
VCCIO4A : AA20 : power : : 2.5V : 4A :
|
||||
VCCIO4A : AA20 : power : : 1.2V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AA21 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AA22 : : : : 5A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AA23 : : : : 5A :
|
||||
@@ -131,14 +131,14 @@ GND : AB2 : : :
|
||||
GND : AB3 : gnd : : : :
|
||||
GND : AB4 : gnd : : : :
|
||||
AS_DATA2, DATA2 : AB5 : : : : 3A :
|
||||
B[1] : AB6 : input : 2.5 V : : 3A : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AB6 : : : : 3A :
|
||||
NC : AB7 : : : : :
|
||||
GND : AB8 : gnd : : : :
|
||||
VCCPD3A : AB9 : power : : 2.5V : 3A :
|
||||
flags[0] : AB10 : output : 2.5 V : : 3B : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AB10 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AB11 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AB12 : : : : 3B :
|
||||
VCCIO4A : AB13 : power : : 2.5V : 4A :
|
||||
VCCIO4A : AB13 : power : : 1.2V : 4A :
|
||||
VCC_AUX : AB14 : power : : 2.5V : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AB15 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AB16 : : : : 4A :
|
||||
@@ -159,15 +159,15 @@ GXB_NC : AC4 : : :
|
||||
GND : AC5 : gnd : : : :
|
||||
VCCIO3A : AC6 : power : : 2.5V : 3A :
|
||||
VREFB3AN0 : AC7 : power : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC8 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC9 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC10 : : : : 3B :
|
||||
B[3] : AC8 : input : 1.2 V : : 3B : Y
|
||||
B[0] : AC9 : input : 1.2 V : : 3B : Y
|
||||
op[1] : AC10 : input : 1.2 V : : 3B : Y
|
||||
GND : AC11 : gnd : : : :
|
||||
VREFB3BN0 : AC12 : power : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC13 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC14 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC15 : : : : 4A :
|
||||
VCCIO4A : AC16 : power : : 2.5V : 4A :
|
||||
VCCIO4A : AC16 : power : : 1.2V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC17 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC18 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AC19 : : : : 4A :
|
||||
@@ -183,20 +183,20 @@ GND : AD2 : : :
|
||||
GND : AD3 : gnd : : : :
|
||||
GND : AD4 : gnd : : : :
|
||||
AS_DATA1, DATA1 : AD5 : : : : 3A :
|
||||
op[0] : AD6 : input : 2.5 V : : 3A : N
|
||||
op[2] : AD7 : input : 2.5 V : : 3A : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD6 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD7 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD8 : : : : 3B :
|
||||
VCCIO3B : AD9 : power : : 2.5V : 3B :
|
||||
VCCIO3B : AD9 : power : : 1.2V : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD10 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD11 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD12 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD13 : : : : 4A :
|
||||
B[2] : AD13 : input : 1.2 V : : 4A : Y
|
||||
GND : AD14 : gnd : : : :
|
||||
VREFB4AN0 : AD15 : power : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD16 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD17 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD18 : : : : 4A :
|
||||
VCCIO4A : AD19 : power : : 2.5V : 4A :
|
||||
VCCIO4A : AD19 : power : : 1.2V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD20 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD21 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AD22 : : : : 4A :
|
||||
@@ -213,19 +213,19 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : AE6 : : :
|
||||
GND : AE7 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE8 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE9 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE10 : : : : 4A :
|
||||
B[1] : AE10 : input : 1.2 V : : 4A : Y
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE11 : : : : 4A :
|
||||
VCCIO4A : AE12 : power : : 2.5V : 4A :
|
||||
VCCIO4A : AE12 : power : : 1.2V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE13 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE14 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE15 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE16 : : : : 4A :
|
||||
GND : AE17 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE18 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE19 : : : : 4A :
|
||||
op[3] : AE19 : input : 1.2 V : : 4A : Y
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE20 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE21 : : : : 4A :
|
||||
VCCIO4A : AE22 : power : : 2.5V : 4A :
|
||||
VCCIO4A : AE22 : power : : 1.2V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE23 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE24 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AE25 : : : : 4A :
|
||||
@@ -243,7 +243,7 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : AF11 : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AF12 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AF13 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AF14 : : : : 4A :
|
||||
VCCIO4A : AF15 : power : : 2.5V : 4A :
|
||||
VCCIO4A : AF15 : power : : 1.2V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AF16 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AF17 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : AF18 : : : : 4A :
|
||||
@@ -363,8 +363,8 @@ NC : F2 : : :
|
||||
GND : F3 : gnd : : : :
|
||||
GND : F4 : gnd : : : :
|
||||
nCONFIG : F5 : : : : 9A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : F6 : : : : 8A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : F7 : : : : 8A :
|
||||
OUT_1[1] : F6 : output : 2.5 V : : 8A : Y
|
||||
OUT_1[0] : F7 : output : 2.5 V : : 8A : Y
|
||||
VCCPGM : F8 : power : : 1.8V/2.5V/3.0V/3.3V : :
|
||||
VCCPD7A8A : F9 : power : : 2.5V : 7A, 8A :
|
||||
GND : F10 : gnd : : : :
|
||||
@@ -389,8 +389,8 @@ GND : G2 : gnd : :
|
||||
NC : G3 : : : : :
|
||||
NC : G4 : : : : :
|
||||
GND : G5 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : G6 : : : : 8A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : G7 : : : : 8A :
|
||||
OUT_1[2] : G6 : output : 2.5 V : : 8A : Y
|
||||
OUT_1[3] : G7 : output : 2.5 V : : 8A : Y
|
||||
VCCIO8A : G8 : power : : 2.5V : 8A :
|
||||
VCC_AUX : G9 : power : : 2.5V : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : G10 : : : : 8A :
|
||||
@@ -416,7 +416,7 @@ GND : H3 : gnd : :
|
||||
GND : H4 : gnd : : : :
|
||||
GND : H5 : : : : 9A :
|
||||
GND : H6 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : H7 : : : : 8A :
|
||||
flags[0] : H7 : output : 2.5 V : : 8A : Y
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : H8 : : : : 8A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : H9 : : : : 8A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : H10 : : : : 8A :
|
||||
@@ -445,7 +445,7 @@ VCCA_FPLL : J6 : power : : 2.5V
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : J7 : : : : 8A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : J8 : : : : 8A :
|
||||
GND : J9 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : J10 : : : : 8A :
|
||||
flags[1] : J10 : output : 2.5 V : : 8A : Y
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : J11 : : : : 7A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : J12 : : : : 7A :
|
||||
VCC : J13 : power : : 1.1V : :
|
||||
@@ -538,7 +538,7 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : M21 : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : M22 : : : : 6A :
|
||||
VCCIO6A : M23 : power : : 2.5V : 6A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : M24 : : : : 6A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : M25 : : : : 6A :
|
||||
out_seg1[0] : M25 : output : 2.5 V : : 6A : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : M26 : : : : 6A :
|
||||
GND : N1 : gnd : : : :
|
||||
GND : N2 : gnd : : : :
|
||||
@@ -573,11 +573,11 @@ VCCE_GXBL : P4 : power : : 1.1V
|
||||
GND : P5 : gnd : : : :
|
||||
GND : P6 : : : : B1L :
|
||||
GND : P7 : gnd : : : :
|
||||
A[0] : P8 : input : 2.5 V : : 3A : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : P8 : : : : 3A :
|
||||
GND : P9 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : P10 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : P11 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : P12 : : : : 3B :
|
||||
A[0] : P11 : input : 1.2 V : : 3B : Y
|
||||
A[1] : P12 : input : 1.2 V : : 3B : Y
|
||||
GND : P13 : gnd : : : :
|
||||
VCC : P14 : power : : 1.1V : :
|
||||
GND : P15 : gnd : : : :
|
||||
@@ -599,9 +599,9 @@ GND : R4 : gnd : :
|
||||
VCCE_GXBL : R5 : power : : 1.1V : :
|
||||
TMS : R6 : input : : : 3A :
|
||||
GND : R7 : gnd : : : :
|
||||
B[2] : R8 : input : 2.5 V : : 3A : N
|
||||
A[2] : R9 : input : 2.5 V : : 3A : N
|
||||
B[3] : R10 : input : 2.5 V : : 3A : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : R8 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : R9 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : R10 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : R11 : : : : 3B :
|
||||
GND : R12 : gnd : : : :
|
||||
VCC : R13 : power : : 1.1V : :
|
||||
@@ -626,7 +626,7 @@ GND : T5 : gnd : :
|
||||
TDI : T6 : input : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : T7 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : T8 : : : : 3A :
|
||||
OUT_1[2] : T9 : output : 2.5 V : : 3B : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : T9 : : : : 3B :
|
||||
GND : T10 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : T11 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : T12 : : : : 3B :
|
||||
@@ -650,9 +650,9 @@ VCCL_GXBL : U3 : power : : 1.1V
|
||||
GND : U4 : gnd : : : :
|
||||
VCCE_GXBL : U5 : power : : 1.1V : :
|
||||
AS_DATA3, DATA3 : U6 : : : : 3A :
|
||||
op[1] : U7 : input : 2.5 V : : 3A : N
|
||||
VCCIO3B : U8 : power : : 2.5V : 3B :
|
||||
op[3] : U9 : input : 2.5 V : : 3B : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U7 : : : : 3A :
|
||||
VCCIO3B : U8 : power : : 1.2V : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U9 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U10 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U11 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U12 : : : : 4A :
|
||||
@@ -661,7 +661,7 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : U14 : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U15 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U16 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U17 : : : : 4A :
|
||||
VCCIO4A : U18 : power : : 2.5V : 4A :
|
||||
VCCIO4A : U18 : power : : 1.2V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U19 : : : : 5A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : U20 : : : : 5A :
|
||||
VCCPD5A : U21 : power : : 2.5V : 5A :
|
||||
@@ -679,16 +679,16 @@ GND : V6 : : :
|
||||
TDO : V7 : output : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V8 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V9 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V10 : : : : 3B :
|
||||
VCCIO3B : V11 : power : : 2.5V : 3B :
|
||||
op[0] : V10 : input : 1.2 V : : 3B : Y
|
||||
VCCIO3B : V11 : power : : 1.2V : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V12 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V13 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V14 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V15 : : : : 4A :
|
||||
GND : V16 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V17 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V18 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V19 : : : : 4A :
|
||||
out_seg1[3] : V17 : output : 1.2 V : : 4A : Y
|
||||
out_seg1[2] : V18 : output : 1.2 V : : 4A : Y
|
||||
out_seg1[1] : V19 : output : 1.2 V : : 4A : Y
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V20 : : : : 5A :
|
||||
VCCIO5A : V21 : power : : 2.5V : 5A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : V22 : : : : 5A :
|
||||
@@ -703,17 +703,17 @@ GXB_NC : W4 : : :
|
||||
GND : W5 : gnd : : : :
|
||||
GND : W6 : : : : B0L :
|
||||
VCCA_FPLL : W7 : power : : 2.5V : :
|
||||
OUT_1[3] : W8 : output : 2.5 V : : 3A : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W8 : : : : 3A :
|
||||
GND : W9 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W10 : : : : 3B :
|
||||
B[0] : W11 : input : 2.5 V : : 3B : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W11 : : : : 3B :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W12 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W13 : : : : 4A :
|
||||
VCCIO4A : W14 : power : : 2.5V : 4A :
|
||||
VCCIO4A : W14 : power : : 1.2V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W15 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W16 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W17 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W18 : : : : 4A :
|
||||
out_seg1[4] : W18 : output : 1.2 V : : 4A : Y
|
||||
GND : W19 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W20 : : : : 5A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : W21 : : : : 5A :
|
||||
@@ -729,19 +729,19 @@ GND : Y4 : gnd : :
|
||||
TCK : Y5 : input : : : 3A :
|
||||
nCSO, DATA4 : Y6 : : : : 3A :
|
||||
VCCIO3A : Y7 : power : : 2.5V : 3A :
|
||||
A[3] : Y8 : input : 2.5 V : : 3A : N
|
||||
OUT_1[1] : Y9 : output : 2.5 V : : 3A : N
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y8 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y9 : : : : 3A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y10 : : : : 3B :
|
||||
A[1] : Y11 : input : 2.5 V : : 3B : N
|
||||
op[2] : Y11 : input : 1.2 V : : 3B : Y
|
||||
GND : Y12 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y13 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y14 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y15 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y16 : : : : 4A :
|
||||
VCCIO4A : Y17 : power : : 2.5V : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y18 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y19 : : : : 4A :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y20 : : : : 4A :
|
||||
A[2] : Y15 : input : 1.2 V : : 4A : Y
|
||||
A[3] : Y16 : input : 1.2 V : : 4A : Y
|
||||
VCCIO4A : Y17 : power : : 1.2V : 4A :
|
||||
out_seg1[7] : Y18 : output : 1.2 V : : 4A : Y
|
||||
out_seg1[6] : Y19 : output : 1.2 V : : 4A : Y
|
||||
out_seg1[5] : Y20 : output : 1.2 V : : 4A : Y
|
||||
VCCA_FPLL : Y21 : power : : 2.5V : :
|
||||
GND : Y22 : gnd : : : :
|
||||
RESERVED_INPUT_WITH_WEAK_PULLUP : Y23 : : : : 5A :
|
||||
|
||||
Binary file not shown.
@@ -1,5 +1,5 @@
|
||||
Timing Analyzer report for alu
|
||||
Tue Sep 15 10:04:13 2026
|
||||
Tue Sep 15 18:56:26 2026
|
||||
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
|
||||
|
||||
|
||||
@@ -98,12 +98,12 @@ on the Quartus Prime software download page.
|
||||
; Number detected on machine ; 4 ;
|
||||
; Maximum allowed ; 2 ;
|
||||
; ; ;
|
||||
; Average used ; 1.02 ;
|
||||
; Average used ; 1.03 ;
|
||||
; Maximum used ; 2 ;
|
||||
; ; ;
|
||||
; Usage by Processor ; % Time Used ;
|
||||
; Processor 1 ; 100.0% ;
|
||||
; Processor 2 ; 2.1% ;
|
||||
; Processor 2 ; 3.4% ;
|
||||
+----------------------------+-------------+
|
||||
|
||||
|
||||
@@ -285,18 +285,26 @@ No synchronizer chains to report.
|
||||
+------------------+-------+------+----------+---------+---------------------+
|
||||
|
||||
|
||||
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Board Trace Model Assignments ;
|
||||
+----------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
||||
; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
|
||||
+----------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
||||
; OUT_1[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; OUT_1[3] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; flags[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; flags[1] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
+----------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
||||
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Board Trace Model Assignments ;
|
||||
+-------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
||||
; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
|
||||
+-------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
||||
; OUT_1[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; OUT_1[3] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; flags[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; flags[1] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; out_seg1[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; out_seg1[1] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; out_seg1[2] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; out_seg1[3] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; out_seg1[4] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; out_seg1[5] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; out_seg1[6] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
; out_seg1[7] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
||||
+-------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
||||
|
||||
|
||||
+----------------------------------------------------------+
|
||||
@@ -304,75 +312,107 @@ No synchronizer chains to report.
|
||||
+-------+--------------+-----------------+-----------------+
|
||||
; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
|
||||
+-------+--------------+-----------------+-----------------+
|
||||
; op[2] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; op[3] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; B[0] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; A[0] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; op[0] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; op[1] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; B[3] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; A[3] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; B[1] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; A[1] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; B[2] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; A[2] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
||||
; op[2] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; op[3] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; op[0] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; op[1] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; B[3] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; A[3] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; B[0] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; A[0] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; B[1] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; A[1] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; B[2] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
; A[2] ; 1.2 V ; 960 ps ; 960 ps ;
|
||||
+-------+--------------+-----------------+-----------------+
|
||||
|
||||
|
||||
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Signal Integrity Metrics (Slow 1100mv 0c Model) ;
|
||||
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
||||
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
||||
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
||||
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
|
||||
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ;
|
||||
; flags[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
|
||||
; flags[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
|
||||
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
||||
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
; Signal Integrity Metrics (Slow 1100mv 0c Model) ;
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||||
+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
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||||
+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
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||||
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
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||||
; flags[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
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||||
; flags[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ;
|
||||
; out_seg1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ;
|
||||
; out_seg1[1] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ;
|
||||
; out_seg1[2] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ;
|
||||
; out_seg1[3] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ;
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||||
; out_seg1[4] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ;
|
||||
; out_seg1[5] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ;
|
||||
; out_seg1[6] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ;
|
||||
; out_seg1[7] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ;
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||||
+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Signal Integrity Metrics (Slow 1100mv 85c Model) ;
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+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
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||||
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
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||||
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ;
|
||||
; flags[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
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||||
; flags[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
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||||
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Signal Integrity Metrics (Slow 1100mv 85c Model) ;
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+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
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||||
+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
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||||
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
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||||
; flags[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
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||||
; flags[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ;
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||||
; out_seg1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ;
|
||||
; out_seg1[1] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ;
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||||
; out_seg1[2] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ;
|
||||
; out_seg1[3] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ;
|
||||
; out_seg1[4] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ;
|
||||
; out_seg1[5] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ;
|
||||
; out_seg1[6] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ;
|
||||
; out_seg1[7] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ;
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+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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; Signal Integrity Metrics (Fast 1100mv 0c Model) ;
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+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
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||||
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
|
||||
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ;
|
||||
; flags[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
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||||
; flags[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
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+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Signal Integrity Metrics (Fast 1100mv 0c Model) ;
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+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
||||
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
||||
+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
|
||||
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
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||||
; flags[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
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||||
; flags[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ;
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||||
; out_seg1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ;
|
||||
; out_seg1[1] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ;
|
||||
; out_seg1[2] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ;
|
||||
; out_seg1[3] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ;
|
||||
; out_seg1[4] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ;
|
||||
; out_seg1[5] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ;
|
||||
; out_seg1[6] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ;
|
||||
; out_seg1[7] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ;
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||||
+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Signal Integrity Metrics (Fast 1100mv 85c Model) ;
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+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
||||
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
||||
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
||||
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
|
||||
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ;
|
||||
; flags[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
|
||||
; flags[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
|
||||
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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||||
; Signal Integrity Metrics (Fast 1100mv 85c Model) ;
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+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
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||||
+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
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||||
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
|
||||
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
|
||||
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
|
||||
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
|
||||
; flags[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
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||||
; flags[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ;
|
||||
; out_seg1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ;
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||||
; out_seg1[1] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ;
|
||||
; out_seg1[2] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ;
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; out_seg1[3] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ;
|
||||
; out_seg1[4] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ;
|
||||
; out_seg1[5] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ;
|
||||
; out_seg1[6] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ;
|
||||
; out_seg1[7] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ;
|
||||
+-------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
||||
|
||||
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||||
-------------------
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||||
@@ -401,9 +441,9 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
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||||
; Illegal Clocks ; 0 ; 0 ;
|
||||
; Unconstrained Clocks ; 0 ; 0 ;
|
||||
; Unconstrained Input Ports ; 12 ; 12 ;
|
||||
; Unconstrained Input Port Paths ; 58 ; 58 ;
|
||||
; Unconstrained Output Ports ; 6 ; 6 ;
|
||||
; Unconstrained Output Port Paths ; 58 ; 58 ;
|
||||
; Unconstrained Input Port Paths ; 142 ; 142 ;
|
||||
; Unconstrained Output Ports ; 13 ; 13 ;
|
||||
; Unconstrained Output Port Paths ; 142 ; 142 ;
|
||||
+---------------------------------+-------+------+
|
||||
|
||||
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||||
@@ -438,6 +478,13 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
|
||||
; OUT_1[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; flags[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; flags[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
+-------------+---------------------------------------------------------------------------------------+
|
||||
|
||||
|
||||
@@ -472,6 +519,13 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
|
||||
; OUT_1[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; flags[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; flags[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
; out_seg1[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
|
||||
+-------------+---------------------------------------------------------------------------------------+
|
||||
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||||
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||||
@@ -481,7 +535,7 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
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Info: *******************************************************************
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Info: Running Quartus Prime Timing Analyzer
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Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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Info: Processing started: Tue Sep 15 10:04:07 2026
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Info: Processing started: Tue Sep 15 18:56:21 2026
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Info: Command: quartus_sta A1_Q4 -c alu
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Info: qsta_default_script.tcl version: #1
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Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
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@@ -541,9 +595,9 @@ Info (332140): No Minimum Pulse Width paths to report
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Info (332102): Design is not fully constrained for setup requirements
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Info (332102): Design is not fully constrained for hold requirements
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Info: Quartus Prime Timing Analyzer was successful. 0 errors, 6 warnings
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Info: Peak virtual memory: 793 megabytes
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Info: Processing ended: Tue Sep 15 10:04:13 2026
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Info: Elapsed time: 00:00:06
|
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Info: Peak virtual memory: 765 megabytes
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Info: Processing ended: Tue Sep 15 18:56:26 2026
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Info: Elapsed time: 00:00:05
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Info: Total CPU time (on all processors): 00:00:05
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