TroubleElectrical/FPGA_Uni
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Updated shifter (Q5) to use proper 2**width approach and corrected the logic such that C is width bits wide, and b is 2**width (as defined in Q5 B)

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TroubleElectrical committed 2026-09-15 19:43:28 +10:00
1 parent 9d0c7011ce
commit 9583abd307
75 files changed
+1545 -3442
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No files matched your search

Quartus/A1_Q5/output_files/shifter.asm.rpt
+9 -9
View File
@@ -1,5 +1,5 @@
Assembler report for shifter
Tue Sep 15 10:06:48 2026
Tue Sep 15 19:39:33 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -38,7 +38,7 @@ on the Quartus Prime software download page.
+---------------------------------------------------------------+
; Assembler Summary ;
+-----------------------+---------------------------------------+
; Assembler Status ; Successful - Tue Sep 15 10:06:48 2026 ;
; Assembler Status ; Successful - Tue Sep 15 19:39:33 2026 ;
; Revision Name ; shifter ;
; Top-level Entity Name ; shifter ;
; Family ; Cyclone V ;
@@ -67,8 +67,8 @@ on the Quartus Prime software download page.
+----------------+----------------------+
; Option ; Setting ;
+----------------+----------------------+
; JTAG usercode ; 0x007990C3 ;
; Checksum ; 0x007990C3 ;
; JTAG usercode ; 0x007896D6 ;
; Checksum ; 0x007896D6 ;
+----------------+----------------------+
@@ -78,14 +78,14 @@ on the Quartus Prime software download page.
Info: *******************************************************************
Info: Running Quartus Prime Assembler
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Info: Processing started: Tue Sep 15 10:06:43 2026
Info: Processing started: Tue Sep 15 19:39:27 2026
Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off A1_Q5 -c shifter
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (115030): Assembler is generating device programming files
Info: Quartus Prime Assembler was successful. 0 errors, 1 warning
Info: Peak virtual memory: 518 megabytes
Info: Processing ended: Tue Sep 15 10:06:48 2026
Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:05
Info: Peak virtual memory: 507 megabytes
Info: Processing ended: Tue Sep 15 19:39:33 2026
Info: Elapsed time: 00:00:06
Info: Total CPU time (on all processors): 00:00:06
Quartus/A1_Q5/output_files/shifter.done
+1 -1
View File
@@ -1 +1 @@
Tue Sep 15 10:06:58 2026
Tue Sep 15 19:39:44 2026
Quartus/A1_Q5/output_files/shifter.eda.rpt
+6 -6
View File
@@ -1,5 +1,5 @@
EDA Netlist Writer report for shifter
Tue Sep 15 10:06:57 2026
Tue Sep 15 19:39:43 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -37,7 +37,7 @@ on the Quartus Prime software download page.
+-------------------------------------------------------------------+
; EDA Netlist Writer Summary ;
+---------------------------+---------------------------------------+
; EDA Netlist Writer Status ; Successful - Tue Sep 15 10:06:57 2026 ;
; EDA Netlist Writer Status ; Successful - Tue Sep 15 19:39:43 2026 ;
; Revision Name ; shifter ;
; Top-level Entity Name ; shifter ;
; Family ; Cyclone V ;
@@ -81,14 +81,14 @@ on the Quartus Prime software download page.
Info: *******************************************************************
Info: Running Quartus Prime EDA Netlist Writer
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Info: Processing started: Tue Sep 15 10:06:56 2026
Info: Processing started: Tue Sep 15 19:39:42 2026
Info: Command: quartus_eda --read_settings_files=off --write_settings_files=off A1_Q5 -c shifter
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (204019): Generated file shifter.svo in folder "/home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A1_Q5/simulation/questa/" for EDA simulation tool
Info: Quartus Prime EDA Netlist Writer was successful. 0 errors, 1 warning
Info: Peak virtual memory: 670 megabytes
Info: Processing ended: Tue Sep 15 10:06:57 2026
Info: Elapsed time: 00:00:01
Info: Peak virtual memory: 666 megabytes
Info: Processing ended: Tue Sep 15 19:39:44 2026
Info: Elapsed time: 00:00:02
Info: Total CPU time (on all processors): 00:00:01
Quartus/A1_Q5/output_files/shifter.fit.rpt
+370 -620
View File
File diff suppressed because it is too large. Load diff
Quartus/A1_Q5/output_files/shifter.fit.smsg
+6
View File
@@ -0,0 +1,6 @@
Extra Info (176236): Started Fast Input/Output/OE register processing
Extra Info (176237): Finished Fast Input/Output/OE register processing
Extra Info (176238): Start inferring scan chains for DSP blocks
Extra Info (176239): Inferring scan chains for DSP blocks is complete
Extra Info (176246): Moving registers into I/O cells, DSP blocks, and RAM blocks to improve timing and density
Extra Info (176247): Finished moving registers into I/O cells, DSP blocks, and RAM blocks
Quartus/A1_Q5/output_files/shifter.fit.summary
+3 -3
View File
@@ -1,13 +1,13 @@
Fitter Status : Successful - Tue Sep 15 10:06:41 2026
Fitter Status : Successful - Tue Sep 15 19:39:25 2026
Quartus Prime Version : 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Revision Name : shifter
Top-level Entity Name : shifter
Family : Cyclone V
Device : 5CGXFC5C6F27C7
Timing Models : Final
Logic utilization (in ALMs) : 48 / 29,080 ( < 1 % )
Logic utilization (in ALMs) : 21 / 29,080 ( < 1 % )
Total registers : 0
Total pins : 30 / 364 ( 8 % )
Total pins : 17 / 364 ( 5 % )
Total virtual pins : 0
Total block memory bits : 0 / 4,567,040 ( 0 % )
Total RAM Blocks : 0 / 446 ( 0 % )
Quartus/A1_Q5/output_files/shifter.flow.rpt
+12 -12
View File
@@ -1,5 +1,5 @@
Flow report for shifter
Tue Sep 15 10:06:57 2026
Tue Sep 15 19:39:43 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -41,16 +41,16 @@ on the Quartus Prime software download page.
+-----------------------------------------------------------------------------------+
; Flow Summary ;
+---------------------------------+-------------------------------------------------+
; Flow Status ; Successful - Tue Sep 15 10:06:57 2026 ;
; Flow Status ; Successful - Tue Sep 15 19:39:43 2026 ;
; Quartus Prime Version ; 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
; Revision Name ; shifter ;
; Top-level Entity Name ; shifter ;
; Family ; Cyclone V ;
; Device ; 5CGXFC5C6F27C7 ;
; Timing Models ; Final ;
; Logic utilization (in ALMs) ; 48 / 29,080 ( < 1 % ) ;
; Logic utilization (in ALMs) ; 21 / 29,080 ( < 1 % ) ;
; Total registers ; 0 ;
; Total pins ; 30 / 364 ( 8 % ) ;
; Total pins ; 17 / 364 ( 5 % ) ;
; Total virtual pins ; 0 ;
; Total block memory bits ; 0 / 4,567,040 ( 0 % ) ;
; Total DSP Blocks ; 0 / 150 ( 0 % ) ;
@@ -68,7 +68,7 @@ on the Quartus Prime software download page.
+-------------------+---------------------+
; Option ; Setting ;
+-------------------+---------------------+
; Start date & time ; 09/15/2026 10:05:58 ;
; Start date & time ; 09/15/2026 19:38:37 ;
; Main task ; Compilation ;
; Revision Name ; shifter ;
+-------------------+---------------------+
@@ -79,7 +79,7 @@ on the Quartus Prime software download page.
+-------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+
; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ;
+-------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+
; COMPILER_SIGNATURE_ID ; 253029099468756.178943075805931 ; -- ; -- ; -- ;
; COMPILER_SIGNATURE_ID ; 268883478169649.178946511707335 ; -- ; -- ; -- ;
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_timing ;
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_boundary_scan ;
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_signal_integrity ;
@@ -101,12 +101,12 @@ on the Quartus Prime software download page.
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Analysis & Synthesis ; 00:00:12 ; 1.0 ; 413 MB ; 00:00:25 ;
; Fitter ; 00:00:31 ; 1.0 ; 1347 MB ; 00:00:48 ;
; Assembler ; 00:00:05 ; 1.0 ; 518 MB ; 00:00:05 ;
; Timing Analyzer ; 00:00:06 ; 1.0 ; 750 MB ; 00:00:05 ;
; EDA Netlist Writer ; 00:00:01 ; 1.0 ; 670 MB ; 00:00:01 ;
; Total ; 00:00:55 ; -- ; -- ; 00:01:24 ;
; Analysis & Synthesis ; 00:00:11 ; 1.0 ; 419 MB ; 00:00:24 ;
; Fitter ; 00:00:36 ; 1.0 ; 1379 MB ; 00:00:50 ;
; Assembler ; 00:00:06 ; 1.0 ; 507 MB ; 00:00:06 ;
; Timing Analyzer ; 00:00:06 ; 1.0 ; 777 MB ; 00:00:06 ;
; EDA Netlist Writer ; 00:00:01 ; 1.0 ; 666 MB ; 00:00:01 ;
; Total ; 00:01:00 ; -- ; -- ; 00:01:27 ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
Quartus/A1_Q5/output_files/shifter.map.rpt
+54 -67
View File
@@ -1,5 +1,5 @@
Analysis & Synthesis report for shifter
Tue Sep 15 10:06:09 2026
Tue Sep 15 19:38:48 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -14,11 +14,10 @@ Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
6. Analysis & Synthesis Resource Usage Summary
7. Analysis & Synthesis Resource Utilization by Entity
8. General Register Statistics
9. Multiplexer Restructuring Statistics (Restructuring Performed)
10. Parameter Settings for User Entity Instance: Top-level Entity: |shifter
11. Post-Synthesis Netlist Statistics for Top Partition
12. Elapsed Time Per Partition
13. Analysis & Synthesis Messages
9. Parameter Settings for User Entity Instance: Top-level Entity: |shifter
10. Post-Synthesis Netlist Statistics for Top Partition
11. Elapsed Time Per Partition
12. Analysis & Synthesis Messages
@@ -45,14 +44,14 @@ on the Quartus Prime software download page.
+-----------------------------------------------------------------------------------+
; Analysis & Synthesis Summary ;
+---------------------------------+-------------------------------------------------+
; Analysis & Synthesis Status ; Successful - Tue Sep 15 10:06:09 2026 ;
; Analysis & Synthesis Status ; Successful - Tue Sep 15 19:38:48 2026 ;
; Quartus Prime Version ; 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
; Revision Name ; shifter ;
; Top-level Entity Name ; shifter ;
; Family ; Cyclone V ;
; Logic utilization (in ALMs) ; N/A ;
; Total registers ; 0 ;
; Total pins ; 30 ;
; Total pins ; 17 ;
; Total virtual pins ; 0 ;
; Total block memory bits ; 0 ;
; Total DSP Blocks ; 0 ;
@@ -177,31 +176,31 @@ on the Quartus Prime software download page.
+----------------------------------+-----------------+------------------------------+-------------------------------------------------------------+---------+
+-----------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+-------------+
; Resource ; Usage ;
+---------------------------------------------+-------------+
; Estimate of Logic utilization (ALMs needed) ; 56 ;
; ; ;
; Combinational ALUT usage for logic ; 85 ;
; -- 7 input functions ; 3 ;
; -- 6 input functions ; 23 ;
; -- 5 input functions ; 41 ;
; -- 4 input functions ; 9 ;
; -- <=3 input functions ; 9 ;
; ; ;
; Dedicated logic registers ; 0 ;
; ; ;
; I/O pins ; 30 ;
; ; ;
; Total DSP Blocks ; 0 ;
; ; ;
; Maximum fan-out node ; op[2]~input ;
; Maximum fan-out ; 29 ;
; Total fan-out ; 462 ;
; Average fan-out ; 3.19 ;
+---------------------------------------------+-------------+
+----------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+------------+
; Resource ; Usage ;
+---------------------------------------------+------------+
; Estimate of Logic utilization (ALMs needed) ; 23 ;
; ; ;
; Combinational ALUT usage for logic ; 32 ;
; -- 7 input functions ; 1 ;
; -- 6 input functions ; 13 ;
; -- 5 input functions ; 5 ;
; -- 4 input functions ; 6 ;
; -- <=3 input functions ; 7 ;
; ; ;
; Dedicated logic registers ; 0 ;
; ; ;
; I/O pins ; 17 ;
; ; ;
; Total DSP Blocks ; 0 ;
; ; ;
; Maximum fan-out node ; A[3]~input ;
; Maximum fan-out ; 15 ;
; Total fan-out ; 173 ;
; Average fan-out ; 2.62 ;
+---------------------------------------------+------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
@@ -209,7 +208,7 @@ on the Quartus Prime software download page.
+----------------------------+---------------------+---------------------------+-------------------+------------+------+--------------+---------------------+-------------+--------------+
; Compilation Hierarchy Node ; Combinational ALUTs ; Dedicated Logic Registers ; Block Memory Bits ; DSP Blocks ; Pins ; Virtual Pins ; Full Hierarchy Name ; Entity Name ; Library Name ;
+----------------------------+---------------------+---------------------------+-------------------+------------+------+--------------+---------------------+-------------+--------------+
; |shifter ; 85 (85) ; 0 (0) ; 0 ; 0 ; 30 ; 0 ; |shifter ; shifter ; work ;
; |shifter ; 32 (32) ; 0 (0) ; 0 ; 0 ; 17 ; 0 ; |shifter ; shifter ; work ;
+----------------------------+---------------------+---------------------------+-------------------+------------+------+--------------+---------------------+-------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
@@ -229,24 +228,12 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+----------------------------------------------+-------+
+------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
; 4:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |shifter|ShiftLeft0 ;
; 4:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |shifter|ShiftRight2 ;
; 23:1 ; 2 bits ; 30 LEs ; 20 LEs ; 10 LEs ; No ; |shifter|Mux1 ;
; 21:1 ; 2 bits ; 28 LEs ; 20 LEs ; 8 LEs ; No ; |shifter|Mux5 ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
+-------------------------------------------------------------------------+
; Parameter Settings for User Entity Instance: Top-level Entity: |shifter ;
+----------------+-------+------------------------------------------------+
; Parameter Name ; Value ; Type ;
+----------------+-------+------------------------------------------------+
; width ; 8 ; Signed Integer ;
; width ; 2 ; Signed Integer ;
+----------------+-------+------------------------------------------------+
Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off".
@@ -256,19 +243,19 @@ Note: In order to hide this table in the UI and the text report file, please set
+-----------------------+-----------------------------+
; Type ; Count ;
+-----------------------+-----------------------------+
; arriav_lcell_comb ; 85 ;
; extend ; 3 ;
; 7 data inputs ; 3 ;
; normal ; 82 ;
; arriav_lcell_comb ; 32 ;
; extend ; 1 ;
; 7 data inputs ; 1 ;
; normal ; 31 ;
; 2 data inputs ; 3 ;
; 3 data inputs ; 6 ;
; 4 data inputs ; 9 ;
; 5 data inputs ; 41 ;
; 6 data inputs ; 23 ;
; boundary_port ; 30 ;
; 3 data inputs ; 4 ;
; 4 data inputs ; 6 ;
; 5 data inputs ; 5 ;
; 6 data inputs ; 13 ;
; boundary_port ; 17 ;
; ; ;
; Max LUT depth ; 4.00 ;
; Average LUT depth ; 3.75 ;
; Average LUT depth ; 3.13 ;
+-----------------------+-----------------------------+
@@ -277,7 +264,7 @@ Note: In order to hide this table in the UI and the text report file, please set
+----------------+--------------+
; Partition Name ; Elapsed Time ;
+----------------+--------------+
; Top ; 00:00:01 ;
; Top ; 00:00:00 ;
+----------------+--------------+
@@ -287,7 +274,7 @@ Note: In order to hide this table in the UI and the text report file, please set
Info: *******************************************************************
Info: Running Quartus Prime Analysis & Synthesis
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Info: Processing started: Tue Sep 15 10:05:57 2026
Info: Processing started: Tue Sep 15 19:38:37 2026
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off A1_Q5 -c shifter
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected
@@ -297,14 +284,14 @@ Info (12127): Elaborating entity "shifter" for the top level hierarchy
Info (286030): Timing-Driven Synthesis is running
Info (16010): Generating hard_block partition "hard_block:auto_generated_inst"
Info (16011): Adding 0 node(s), including 0 DDIO, 0 PLL, 0 transceiver and 0 LCELL
Info (21057): Implemented 115 device resources after synthesis - the final resource count might be different
Info (21058): Implemented 22 input pins
Info (21059): Implemented 8 output pins
Info (21061): Implemented 85 logic cells
Info (21057): Implemented 49 device resources after synthesis - the final resource count might be different
Info (21058): Implemented 13 input pins
Info (21059): Implemented 4 output pins
Info (21061): Implemented 32 logic cells
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 1 warning
Info: Peak virtual memory: 430 megabytes
Info: Processing ended: Tue Sep 15 10:06:09 2026
Info: Elapsed time: 00:00:12
Info: Total CPU time (on all processors): 00:00:25
Info: Peak virtual memory: 433 megabytes
Info: Processing ended: Tue Sep 15 19:38:48 2026
Info: Elapsed time: 00:00:11
Info: Total CPU time (on all processors): 00:00:24
Quartus/A1_Q5/output_files/shifter.map.summary
+2 -2
View File
@@ -1,11 +1,11 @@
Analysis & Synthesis Status : Successful - Tue Sep 15 10:06:09 2026
Analysis & Synthesis Status : Successful - Tue Sep 15 19:38:48 2026
Quartus Prime Version : 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Revision Name : shifter
Top-level Entity Name : shifter
Family : Cyclone V
Logic utilization (in ALMs) : N/A
Total registers : 0
Total pins : 30
Total pins : 17
Total virtual pins : 0
Total block memory bits : 0
Total DSP Blocks : 0
Quartus/A1_Q5/output_files/shifter.pin
+63 -63
View File
@@ -29,8 +29,8 @@
-- VCCIO : Dedicated power pin, which MUST be connected to VCC
-- of its bank.
-- Bank 3A: 2.5V
-- Bank 3B: 2.5V
-- Bank 4A: 2.5V
-- Bank 3B: 1.2V
-- Bank 4A: 1.2V
-- Bank 5A: 2.5V
-- Bank 5B: 2.5V
-- Bank 6A: 2.5V
@@ -109,7 +109,7 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : AA6 : : :
RESERVED_INPUT_WITH_WEAK_PULLUP : AA7 : : : : 3A :
VCC_AUX : AA8 : power : : 2.5V : :
VCCPGM : AA9 : power : : 1.8V/2.5V/3.0V/3.3V : :
VCCIO3B : AA10 : power : : 2.5V : 3B :
VCCIO3B : AA10 : power : : 1.2V : 3B :
VCCPD3B4A : AA11 : power : : 2.5V : 3B, 4A :
NC : AA12 : : : : :
VCCPD3B4A : AA13 : power : : 2.5V : 3B, 4A :
@@ -119,13 +119,13 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : AA16 : : :
VCCPD3B4A : AA17 : power : : 2.5V : 3B, 4A :
RESERVED_INPUT_WITH_WEAK_PULLUP : AA18 : : : : 4A :
VCCPD3B4A : AA19 : power : : 2.5V : 3B, 4A :
VCCIO4A : AA20 : power : : 2.5V : 4A :
VCCIO4A : AA20 : power : : 1.2V : 4A :
RESERVED_INPUT_WITH_WEAK_PULLUP : AA21 : : : : 4A :
RESERVED_INPUT_WITH_WEAK_PULLUP : AA22 : : : : 5A :
RESERVED_INPUT_WITH_WEAK_PULLUP : AA23 : : : : 5A :
RESERVED_INPUT_WITH_WEAK_PULLUP : AA24 : : : : 5B :
GND : AA25 : gnd : : : :
B[2] : AA26 : input : 2.5 V : : 5B : N
RESERVED_INPUT_WITH_WEAK_PULLUP : AA26 : : : : 5B :
GND : AB1 : : : : B0L :
GND : AB2 : : : : B0L :
GND : AB3 : gnd : : : :
@@ -138,7 +138,7 @@ VCCPD3A : AB9 : power : : 2.5V
RESERVED_INPUT_WITH_WEAK_PULLUP : AB10 : : : : 3B :
RESERVED_INPUT_WITH_WEAK_PULLUP : AB11 : : : : 3B :
RESERVED_INPUT_WITH_WEAK_PULLUP : AB12 : : : : 3B :
VCCIO4A : AB13 : power : : 2.5V : 4A :
VCCIO4A : AB13 : power : : 1.2V : 4A :
VCC_AUX : AB14 : power : : 2.5V : :
RESERVED_INPUT_WITH_WEAK_PULLUP : AB15 : : : : 4A :
RESERVED_INPUT_WITH_WEAK_PULLUP : AB16 : : : : 4A :
@@ -151,7 +151,7 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : AB22 : : :
VCCIO5A : AB23 : power : : 2.5V : 5A :
RESERVED_INPUT_WITH_WEAK_PULLUP : AB24 : : : : 5A :
RESERVED_INPUT_WITH_WEAK_PULLUP : AB25 : : : : 5B :
A[3] : AB26 : input : 2.5 V : : 5B : N
RESERVED_INPUT_WITH_WEAK_PULLUP : AB26 : : : : 5B :
GND : AC1 : gnd : : : :
GND : AC2 : gnd : : : :
GXB_NC : AC3 : : : : B0L :
@@ -159,15 +159,15 @@ GXB_NC : AC4 : : :
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@@ -586,12 +586,12 @@ GND : P17 : gnd : :
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@@ -643,7 +643,7 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : T22 : : :
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VCCIO3B : U8 : power : : 1.2V : 3B :
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@@ -661,15 +661,15 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : U14 : : :
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@@ -680,7 +680,7 @@ TDO : V7 : output : :
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@@ -709,7 +709,7 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : W10 : : :
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@@ -720,8 +720,8 @@ RESERVED_INPUT_WITH_WEAK_PULLUP : W21 : : :
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GND : Y2 : : : : B0L :
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@@ -732,13 +732,13 @@ VCCIO3A : Y7 : power : : 2.5V
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VCCIO4A : Y17 : power : : 2.5V : 4A :
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@@ -746,5 +746,5 @@ VCCA_FPLL : Y21 : power : : 2.5V
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RESERVED_INPUT_WITH_WEAK_PULLUP : Y26 : : : : 5B :
Quartus/A1_Q5/output_files/shifter.sof
BIN
View File
Binary file not shown.
Quartus/A1_Q5/output_files/shifter.sta.rpt
+42 -97
View File
@@ -1,5 +1,5 @@
Timing Analyzer report for shifter
Tue Sep 15 10:06:55 2026
Tue Sep 15 19:39:40 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -98,12 +98,12 @@ on the Quartus Prime software download page.
; Number detected on machine ; 4 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.05 ;
; Average used ; 1.03 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 5.0% ;
; Processor 2 ; 3.0% ;
+----------------------------+-------------+
@@ -294,10 +294,6 @@ No synchronizer chains to report.
; OUT_1[1] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; OUT_1[2] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; OUT_1[3] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; OUT_1[4] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; OUT_1[5] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; OUT_1[6] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; OUT_1[7] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
+----------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
@@ -306,28 +302,19 @@ No synchronizer chains to report.
+-------+--------------+-----------------+-----------------+
; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
+-------+--------------+-----------------+-----------------+
; op[0] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[0] ; 2.5 V ; 2000 ps ; 2000 ps ;
; op[2] ; 2.5 V ; 2000 ps ; 2000 ps ;
; op[1] ; 2.5 V ; 2000 ps ; 2000 ps ;
; C[2] ; 2.5 V ; 2000 ps ; 2000 ps ;
; C[3] ; 2.5 V ; 2000 ps ; 2000 ps ;
; C[4] ; 2.5 V ; 2000 ps ; 2000 ps ;
; C[5] ; 2.5 V ; 2000 ps ; 2000 ps ;
; C[6] ; 2.5 V ; 2000 ps ; 2000 ps ;
; C[7] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[7] ; 2.5 V ; 2000 ps ; 2000 ps ;
; C[0] ; 2.5 V ; 2000 ps ; 2000 ps ;
; C[1] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[6] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[4] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[5] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[2] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[1] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[3] ; 2.5 V ; 2000 ps ; 2000 ps ;
; B[2] ; 2.5 V ; 2000 ps ; 2000 ps ;
; B[0] ; 2.5 V ; 2000 ps ; 2000 ps ;
; B[1] ; 2.5 V ; 2000 ps ; 2000 ps ;
; A[0] ; 1.2 V ; 960 ps ; 960 ps ;
; op[0] ; 1.2 V ; 960 ps ; 960 ps ;
; op[2] ; 1.2 V ; 960 ps ; 960 ps ;
; op[1] ; 1.2 V ; 960 ps ; 960 ps ;
; C[1] ; 1.2 V ; 960 ps ; 960 ps ;
; C[0] ; 1.2 V ; 960 ps ; 960 ps ;
; B[2] ; 1.2 V ; 960 ps ; 960 ps ;
; B[3] ; 1.2 V ; 960 ps ; 960 ps ;
; B[1] ; 1.2 V ; 960 ps ; 960 ps ;
; B[0] ; 1.2 V ; 960 ps ; 960 ps ;
; A[2] ; 1.2 V ; 960 ps ; 960 ps ;
; A[1] ; 1.2 V ; 960 ps ; 960 ps ;
; A[3] ; 1.2 V ; 960 ps ; 960 ps ;
+-------+--------------+-----------------+-----------------+
@@ -336,14 +323,10 @@ No synchronizer chains to report.
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ;
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; OUT_1[4] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ;
; OUT_1[5] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ;
; OUT_1[6] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ;
; OUT_1[7] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ;
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
@@ -352,14 +335,10 @@ No synchronizer chains to report.
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ;
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; OUT_1[4] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ;
; OUT_1[5] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ;
; OUT_1[6] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ;
; OUT_1[7] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ;
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
@@ -368,14 +347,10 @@ No synchronizer chains to report.
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ;
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; OUT_1[4] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ;
; OUT_1[5] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ;
; OUT_1[6] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ;
; OUT_1[7] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ;
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
@@ -384,14 +359,10 @@ No synchronizer chains to report.
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ;
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; OUT_1[4] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ;
; OUT_1[5] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ;
; OUT_1[6] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ;
; OUT_1[7] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ;
; OUT_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; OUT_1[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; OUT_1[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; OUT_1[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
+----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
@@ -420,10 +391,10 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
+---------------------------------+-------+------+
; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 0 ; 0 ;
; Unconstrained Input Ports ; 22 ; 22 ;
; Unconstrained Input Port Paths ; 176 ; 176 ;
; Unconstrained Output Ports ; 8 ; 8 ;
; Unconstrained Output Port Paths ; 176 ; 176 ;
; Unconstrained Input Ports ; 13 ; 13 ;
; Unconstrained Input Port Paths ; 52 ; 52 ;
; Unconstrained Output Ports ; 4 ; 4 ;
; Unconstrained Output Port Paths ; 52 ; 52 ;
+---------------------------------+-------+------+
@@ -436,21 +407,12 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
; A[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; B[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; B[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; B[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; B[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; op[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; op[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; op[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
@@ -466,10 +428,6 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
; OUT_1[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
+-------------+---------------------------------------------------------------------------------------+
@@ -482,21 +440,12 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
; A[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; A[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; B[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; B[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; B[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; B[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; C[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; op[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; op[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; op[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
@@ -512,10 +461,6 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
; OUT_1[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; OUT_1[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
+-------------+---------------------------------------------------------------------------------------+
@@ -525,7 +470,7 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
Info: *******************************************************************
Info: Running Quartus Prime Timing Analyzer
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Info: Processing started: Tue Sep 15 10:06:49 2026
Info: Processing started: Tue Sep 15 19:39:34 2026
Info: Command: quartus_sta A1_Q5 -c shifter
Info: qsta_default_script.tcl version: #1
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
@@ -585,9 +530,9 @@ Info (332140): No Minimum Pulse Width paths to report
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 6 warnings
Info: Peak virtual memory: 750 megabytes
Info: Processing ended: Tue Sep 15 10:06:55 2026
Info: Peak virtual memory: 777 megabytes
Info: Processing ended: Tue Sep 15 19:39:40 2026
Info: Elapsed time: 00:00:06
Info: Total CPU time (on all processors): 00:00:05
Info: Total CPU time (on all processors): 00:00:06