TroubleElectrical/FPGA_Uni
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Repaired Sign extender module again to ensure only combinational logic used

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(There was a compilation error before, also compiled and tested code on board)
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TroubleElectrical committed 2026-10-22 15:53:15 +11:00
1 parent 973b9260b6
commit 8b48084fa5
147 files changed
+413208 -106764
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Quartus/A2/output_files/assignment2.asm.rpt
+9 -9
View File
@@ -1,5 +1,5 @@
Assembler report for assignment2
Fri Oct 16 14:23:09 2026
Thu Oct 22 15:47:58 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -38,7 +38,7 @@ on the Quartus Prime software download page.
+---------------------------------------------------------------+
; Assembler Summary ;
+-----------------------+---------------------------------------+
; Assembler Status ; Successful - Fri Oct 16 14:23:09 2026 ;
; Assembler Status ; Successful - Thu Oct 22 15:47:58 2026 ;
; Revision Name ; assignment2 ;
; Top-level Entity Name ; assignment2 ;
; Family ; Cyclone V ;
@@ -67,8 +67,8 @@ on the Quartus Prime software download page.
+----------------+--------------------------+
; Option ; Setting ;
+----------------+--------------------------+
; JTAG usercode ; 0x00BE0B15 ;
; Checksum ; 0x00BE0B15 ;
; JTAG usercode ; 0x013E4FE0 ;
; Checksum ; 0x013E4FE0 ;
+----------------+--------------------------+
@@ -78,13 +78,13 @@ on the Quartus Prime software download page.
Info: *******************************************************************
Info: Running Quartus Prime Assembler
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Info: Processing started: Fri Oct 16 14:23:02 2026
Info: Processing started: Thu Oct 22 15:47:49 2026
Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off assignment2 -c assignment2
Info (115030): Assembler is generating device programming files
Info: Quartus Prime Assembler was successful. 0 errors, 0 warnings
Info: Peak virtual memory: 548 megabytes
Info: Processing ended: Fri Oct 16 14:23:09 2026
Info: Elapsed time: 00:00:07
Info: Total CPU time (on all processors): 00:00:06
Info: Peak virtual memory: 613 megabytes
Info: Processing ended: Thu Oct 22 15:47:58 2026
Info: Elapsed time: 00:00:09
Info: Total CPU time (on all processors): 00:00:09
Quartus/A2/output_files/assignment2.done
+1 -1
View File
@@ -1 +1 @@
Fri Oct 16 14:23:32 2026
Thu Oct 22 15:48:50 2026
Quartus/A2/output_files/assignment2.eda.rpt
+7 -7
View File
@@ -1,5 +1,5 @@
EDA Netlist Writer report for assignment2
Fri Oct 16 14:23:31 2026
Thu Oct 22 15:48:49 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -37,7 +37,7 @@ on the Quartus Prime software download page.
+-------------------------------------------------------------------+
; EDA Netlist Writer Summary ;
+---------------------------+---------------------------------------+
; EDA Netlist Writer Status ; Successful - Fri Oct 16 14:23:31 2026 ;
; EDA Netlist Writer Status ; Successful - Thu Oct 22 15:48:49 2026 ;
; Revision Name ; assignment2 ;
; Top-level Entity Name ; assignment2 ;
; Family ; Cyclone V ;
@@ -81,13 +81,13 @@ on the Quartus Prime software download page.
Info: *******************************************************************
Info: Running Quartus Prime EDA Netlist Writer
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Info: Processing started: Fri Oct 16 14:23:29 2026
Info: Processing started: Thu Oct 22 15:48:46 2026
Info: Command: quartus_eda --read_settings_files=off --write_settings_files=off assignment2 -c assignment2
Info (204019): Generated file assignment2.svo in folder "/home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartus/A2/simulation/questa/" for EDA simulation tool
Info: Quartus Prime EDA Netlist Writer was successful. 0 errors, 0 warnings
Info: Peak virtual memory: 693 megabytes
Info: Processing ended: Fri Oct 16 14:23:31 2026
Info: Elapsed time: 00:00:02
Info: Total CPU time (on all processors): 00:00:02
Info: Peak virtual memory: 750 megabytes
Info: Processing ended: Thu Oct 22 15:48:49 2026
Info: Elapsed time: 00:00:03
Info: Total CPU time (on all processors): 00:00:04
Quartus/A2/output_files/assignment2.fit.rpt
+9711 -1496
View File
File diff suppressed because it is too large. Load diff
Quartus/A2/output_files/assignment2.fit.summary
+3 -3
View File
@@ -1,12 +1,12 @@
Fitter Status : Successful - Fri Oct 16 14:22:59 2026
Fitter Status : Successful - Thu Oct 22 15:47:44 2026
Quartus Prime Version : 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Revision Name : assignment2
Top-level Entity Name : assignment2
Family : Cyclone V
Device : 5CGXFC5C6F27C7
Timing Models : Final
Logic utilization (in ALMs) : 1,735 / 29,080 ( 6 % )
Total registers : 2524
Logic utilization (in ALMs) : 5,271 / 29,080 ( 18 % )
Total registers : 9403
Total pins : 41 / 364 ( 11 % )
Total virtual pins : 0
Total block memory bits : 0 / 4,567,040 ( 0 % )
Quartus/A2/output_files/assignment2.flow.rpt
+12 -12
View File
@@ -1,5 +1,5 @@
Flow report for assignment2
Fri Oct 16 14:23:31 2026
Thu Oct 22 15:48:49 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -41,15 +41,15 @@ on the Quartus Prime software download page.
+-----------------------------------------------------------------------------------+
; Flow Summary ;
+---------------------------------+-------------------------------------------------+
; Flow Status ; Successful - Fri Oct 16 14:23:31 2026 ;
; Flow Status ; Successful - Thu Oct 22 15:48:49 2026 ;
; Quartus Prime Version ; 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
; Revision Name ; assignment2 ;
; Top-level Entity Name ; assignment2 ;
; Family ; Cyclone V ;
; Device ; 5CGXFC5C6F27C7 ;
; Timing Models ; Final ;
; Logic utilization (in ALMs) ; 1,735 / 29,080 ( 6 % ) ;
; Total registers ; 2524 ;
; Logic utilization (in ALMs) ; 5,271 / 29,080 ( 18 % ) ;
; Total registers ; 9403 ;
; Total pins ; 41 / 364 ( 11 % ) ;
; Total virtual pins ; 0 ;
; Total block memory bits ; 0 / 4,567,040 ( 0 % ) ;
@@ -68,7 +68,7 @@ on the Quartus Prime software download page.
+-------------------+---------------------+
; Option ; Setting ;
+-------------------+---------------------+
; Start date & time ; 10/16/2026 14:20:44 ;
; Start date & time ; 10/22/2026 15:42:03 ;
; Main task ; Compilation ;
; Revision Name ; assignment2 ;
+-------------------+---------------------+
@@ -79,7 +79,7 @@ on the Quartus Prime software download page.
+-------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+
; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ;
+-------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+
; COMPILER_SIGNATURE_ID ; 248825844801641.179212084341235 ; -- ; -- ; -- ;
; COMPILER_SIGNATURE_ID ; 55178954588907.179264412312499 ; -- ; -- ; -- ;
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_timing ;
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_boundary_scan ;
; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_signal_integrity ;
@@ -103,12 +103,12 @@ on the Quartus Prime software download page.
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Analysis & Synthesis ; 00:00:19 ; 1.0 ; 448 MB ; 00:00:32 ;
; Fitter ; 00:01:55 ; 1.1 ; 1435 MB ; 00:02:51 ;
; Assembler ; 00:00:07 ; 1.0 ; 548 MB ; 00:00:06 ;
; Timing Analyzer ; 00:00:17 ; 1.6 ; 854 MB ; 00:00:27 ;
; EDA Netlist Writer ; 00:00:02 ; 1.0 ; 693 MB ; 00:00:02 ;
; Total ; 00:02:40 ; -- ; -- ; 00:03:58 ;
; Analysis & Synthesis ; 00:00:38 ; 1.4 ; 523 MB ; 00:00:59 ;
; Fitter ; 00:05:01 ; 1.1 ; 1553 MB ; 00:07:50 ;
; Assembler ; 00:00:09 ; 1.0 ; 613 MB ; 00:00:09 ;
; Timing Analyzer ; 00:00:44 ; 1.8 ; 1041 MB ; 00:01:15 ;
; EDA Netlist Writer ; 00:00:03 ; 1.0 ; 750 MB ; 00:00:03 ;
; Total ; 00:06:35 ; -- ; -- ; 00:10:16 ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
Quartus/A2/output_files/assignment2.map.rpt
+424 -368
View File
@@ -1,5 +1,5 @@
Analysis & Synthesis report for assignment2
Fri Oct 16 14:21:03 2026
Thu Oct 22 15:42:41 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -14,29 +14,30 @@ Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
6. Analysis & Synthesis Resource Usage Summary
7. Analysis & Synthesis Resource Utilization by Entity
8. Registers Removed During Synthesis
9. General Register Statistics
10. Multiplexer Restructuring Statistics (Restructuring Performed)
11. Parameter Settings for User Entity Instance: Top-level Entity: |assignment2
12. Parameter Settings for User Entity Instance: instruction_counter:PC
13. Parameter Settings for User Entity Instance: rom:ROM
14. Parameter Settings for User Entity Instance: ram:RAM
15. Parameter Settings for User Entity Instance: register_file:REGS
16. Parameter Settings for User Entity Instance: sign_extender:SIGNEXT
17. Parameter Settings for User Entity Instance: alu:ALU
18. Parameter Settings for User Entity Instance: alu:ALU|asu:adder_unit
19. Parameter Settings for User Entity Instance: alu:ALU|lu:logic_unit
20. Port Connectivity Checks: "seven_seg_4digit:display|seven_seg:digit3"
21. Port Connectivity Checks: "seven_seg_4digit:display|seven_seg:digit2"
22. Port Connectivity Checks: "seven_seg_4digit:display|seven_seg:digit1"
23. Port Connectivity Checks: "seven_seg_4digit:display|seven_seg:digit0"
24. Port Connectivity Checks: "alu:ALU"
25. Port Connectivity Checks: "sign_extender:SIGNEXT"
26. Port Connectivity Checks: "control_unit:CONTROL_UNIT|instruction_classifier:CLASSIFIER"
27. Port Connectivity Checks: "ram:RAM"
28. Port Connectivity Checks: "rom:ROM"
29. Post-Synthesis Netlist Statistics for Top Partition
30. Elapsed Time Per Partition
31. Analysis & Synthesis Messages
9. Removed Registers Triggering Further Register Optimizations
10. General Register Statistics
11. Multiplexer Restructuring Statistics (Restructuring Performed)
12. Parameter Settings for User Entity Instance: Top-level Entity: |assignment2
13. Parameter Settings for User Entity Instance: instruction_counter:PC
14. Parameter Settings for User Entity Instance: rom:ROM
15. Parameter Settings for User Entity Instance: ram:RAM
16. Parameter Settings for User Entity Instance: register_file:REGS
17. Parameter Settings for User Entity Instance: sign_extender:SIGNEXT
18. Parameter Settings for User Entity Instance: alu:ALU
19. Parameter Settings for User Entity Instance: alu:ALU|asu:adder_unit
20. Parameter Settings for User Entity Instance: alu:ALU|lu:logic_unit
21. Port Connectivity Checks: "seven_seg_4digit:display|seven_seg:digit3"
22. Port Connectivity Checks: "seven_seg_4digit:display|seven_seg:digit2"
23. Port Connectivity Checks: "seven_seg_4digit:display|seven_seg:digit1"
24. Port Connectivity Checks: "seven_seg_4digit:display|seven_seg:digit0"
25. Port Connectivity Checks: "alu:ALU"
26. Port Connectivity Checks: "sign_extender:SIGNEXT"
27. Port Connectivity Checks: "control_unit:CONTROL_UNIT|instruction_classifier:CLASSIFIER"
28. Port Connectivity Checks: "ram:RAM"
29. Port Connectivity Checks: "rom:ROM"
30. Post-Synthesis Netlist Statistics for Top Partition
31. Elapsed Time Per Partition
32. Analysis & Synthesis Messages
@@ -63,13 +64,13 @@ on the Quartus Prime software download page.
+-----------------------------------------------------------------------------------+
; Analysis & Synthesis Summary ;
+---------------------------------+-------------------------------------------------+
; Analysis & Synthesis Status ; Successful - Fri Oct 16 14:21:03 2026 ;
; Analysis & Synthesis Status ; Successful - Thu Oct 22 15:42:41 2026 ;
; Quartus Prime Version ; 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
; Revision Name ; assignment2 ;
; Top-level Entity Name ; assignment2 ;
; Family ; Cyclone V ;
; Logic utilization (in ALMs) ; N/A ;
; Total registers ; 2302 ;
; Total registers ; 9182 ;
; Total pins ; 41 ;
; Total virtual pins ; 0 ;
; Total block memory bits ; 0 ;
@@ -179,12 +180,12 @@ on the Quartus Prime software download page.
; Number detected on machine ; 4 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.00 ;
; Average used ; 1.40 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 0.1% ;
; Processor 2 ; 40.0% ;
+----------------------------+-------------+
@@ -216,25 +217,25 @@ on the Quartus Prime software download page.
+---------------------------------------------+--------------+
; Resource ; Usage ;
+---------------------------------------------+--------------+
; Estimate of Logic utilization (ALMs needed) ; 2016 ;
; Estimate of Logic utilization (ALMs needed) ; 6612 ;
; ; ;
; Combinational ALUT usage for logic ; 2018 ;
; -- 7 input functions ; 0 ;
; -- 6 input functions ; 1205 ;
; -- 5 input functions ; 431 ;
; -- 4 input functions ; 234 ;
; -- <=3 input functions ; 148 ;
; Combinational ALUT usage for logic ; 4369 ;
; -- 7 input functions ; 12 ;
; -- 6 input functions ; 3403 ;
; -- 5 input functions ; 547 ;
; -- 4 input functions ; 254 ;
; -- <=3 input functions ; 153 ;
; ; ;
; Dedicated logic registers ; 2302 ;
; Dedicated logic registers ; 9182 ;
; ; ;
; I/O pins ; 41 ;
; ; ;
; Total DSP Blocks ; 0 ;
; ; ;
; Maximum fan-out node ; clk[0]~input ;
; Maximum fan-out ; 2302 ;
; Total fan-out ; 17743 ;
; Average fan-out ; 4.03 ;
; Maximum fan-out ; 9182 ;
; Total fan-out ; 60539 ;
; Average fan-out ; 4.44 ;
+---------------------------------------------+--------------+
@@ -243,16 +244,16 @@ on the Quartus Prime software download page.
+-------------------------------------------+---------------------+---------------------------+-------------------+------------+------+--------------+--------------------------------------------------------------------------+------------------------+--------------+
; Compilation Hierarchy Node ; Combinational ALUTs ; Dedicated Logic Registers ; Block Memory Bits ; DSP Blocks ; Pins ; Virtual Pins ; Full Hierarchy Name ; Entity Name ; Library Name ;
+-------------------------------------------+---------------------+---------------------------+-------------------+------------+------+--------------+--------------------------------------------------------------------------+------------------------+--------------+
; |assignment2 ; 2018 (1142) ; 2302 (0) ; 0 ; 0 ; 41 ; 0 ; |assignment2 ; assignment2 ; work ;
; |alu:ALU| ; 100 (50) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|alu:ALU ; alu ; work ;
; |assignment2 ; 4369 (3221) ; 9182 (0) ; 0 ; 0 ; 41 ; 0 ; |assignment2 ; assignment2 ; work ;
; |alu:ALU| ; 98 (48) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|alu:ALU ; alu ; work ;
; |asu:adder_unit| ; 49 (49) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|alu:ALU|asu:adder_unit ; asu ; work ;
; |lu:logic_unit| ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|alu:ALU|lu:logic_unit ; lu ; work ;
; |control_unit:CONTROL_UNIT| ; 9 (7) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|control_unit:CONTROL_UNIT ; control_unit ; work ;
; |control_unit:CONTROL_UNIT| ; 8 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|control_unit:CONTROL_UNIT ; control_unit ; work ;
; |instruction_classifier:CLASSIFIER| ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|control_unit:CONTROL_UNIT|instruction_classifier:CLASSIFIER ; instruction_classifier ; work ;
; |instruction_counter:PC| ; 0 (0) ; 30 (30) ; 0 ; 0 ; 0 ; 0 ; |assignment2|instruction_counter:PC ; instruction_counter ; work ;
; |ram:RAM| ; 313 (313) ; 1280 (1280) ; 0 ; 0 ; 0 ; 0 ; |assignment2|ram:RAM ; ram ; work ;
; |register_file:REGS| ; 400 (400) ; 992 (992) ; 0 ; 0 ; 0 ; 0 ; |assignment2|register_file:REGS ; register_file ; work ;
; |rom:ROM| ; 26 (26) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|rom:ROM ; rom ; work ;
; |ram:RAM| ; 319 (319) ; 8192 (8192) ; 0 ; 0 ; 0 ; 0 ; |assignment2|ram:RAM ; ram ; work ;
; |register_file:REGS| ; 667 (667) ; 960 (960) ; 0 ; 0 ; 0 ; 0 ; |assignment2|register_file:REGS ; register_file ; work ;
; |rom:ROM| ; 28 (28) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|rom:ROM ; rom ; work ;
; |seven_seg_4digit:display| ; 28 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|seven_seg_4digit:display ; seven_seg_4digit ; work ;
; |seven_seg:digit0| ; 7 (7) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|seven_seg_4digit:display|seven_seg:digit0 ; seven_seg ; work ;
; |seven_seg:digit1| ; 7 (7) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; |assignment2|seven_seg_4digit:display|seven_seg:digit1 ; seven_seg ; work ;
@@ -269,53 +270,111 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+----------------------------------------+---------------------------------------------+
; instruction_counter:PC|pc[0] ; Merged with instruction_counter:PC|pc[1] ;
; instruction_counter:PC|pc[1] ; Stuck at GND due to stuck port data_in ;
; register_file:REGS|regs[0][3] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][19] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][2] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][18] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][1] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][17] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][0] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][16] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][7] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][23] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][6] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][22] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][5] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][21] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][1] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][17] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][2] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][18] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][3] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][19] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][4] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][20] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][11] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][27] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][10] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][26] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][9] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][25] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][5] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][21] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][6] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][22] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][7] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][23] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][8] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][24] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][15] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][31] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][14] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][30] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][13] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][29] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][9] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][25] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][10] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][26] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][11] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][27] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][12] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][28] ; Stuck at GND due to stuck port clock_enable ;
; Total Number of Removed Registers = 34 ; ;
; register_file:REGS|regs[0][13] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][29] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][14] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][30] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][15] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[0][31] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[7][0] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[7][16] ; Stuck at GND due to stuck port clock_enable ;
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; register_file:REGS|regs[7][4] ; Stuck at GND due to stuck port clock_enable ;
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; register_file:REGS|regs[7][11] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[7][27] ; Stuck at GND due to stuck port clock_enable ;
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; register_file:REGS|regs[7][30] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[7][15] ; Stuck at GND due to stuck port clock_enable ;
; register_file:REGS|regs[7][31] ; Stuck at GND due to stuck port clock_enable ;
; Total Number of Removed Registers = 66 ; ;
+----------------------------------------+---------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------+
; Removed Registers Triggering Further Register Optimizations ;
+--------------------------------+--------------------------------+----------------------------------------------------------------+
; Register name ; Reason for Removal ; Registers Removed due to This Register ;
+--------------------------------+--------------------------------+----------------------------------------------------------------+
; register_file:REGS|regs[0][18] ; Stuck at GND ; register_file:REGS|regs[0][19], register_file:REGS|regs[7][19] ;
; ; due to stuck port clock_enable ; ;
; register_file:REGS|regs[0][20] ; Stuck at GND ; register_file:REGS|regs[0][21], register_file:REGS|regs[7][21] ;
; ; due to stuck port clock_enable ; ;
; register_file:REGS|regs[0][22] ; Stuck at GND ; register_file:REGS|regs[0][23], register_file:REGS|regs[7][23] ;
; ; due to stuck port clock_enable ; ;
; register_file:REGS|regs[0][8] ; Stuck at GND ; register_file:REGS|regs[0][9], register_file:REGS|regs[7][9] ;
; ; due to stuck port clock_enable ; ;
; register_file:REGS|regs[0][24] ; Stuck at GND ; register_file:REGS|regs[0][25], register_file:REGS|regs[7][25] ;
; ; due to stuck port clock_enable ; ;
; register_file:REGS|regs[0][10] ; Stuck at GND ; register_file:REGS|regs[0][11], register_file:REGS|regs[7][11] ;
; ; due to stuck port clock_enable ; ;
; register_file:REGS|regs[0][12] ; Stuck at GND ; register_file:REGS|regs[0][13], register_file:REGS|regs[7][13] ;
; ; due to stuck port clock_enable ; ;
; register_file:REGS|regs[0][28] ; Stuck at GND ; register_file:REGS|regs[0][29], register_file:REGS|regs[7][29] ;
; ; due to stuck port clock_enable ; ;
; register_file:REGS|regs[0][14] ; Stuck at GND ; register_file:REGS|regs[0][15], register_file:REGS|regs[7][15] ;
; ; due to stuck port clock_enable ; ;
+--------------------------------+--------------------------------+----------------------------------------------------------------+
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 2302 ;
; Number of registers using Synchronous Clear ; 0 ;
; Total registers ; 9182 ;
; Number of registers using Synchronous Clear ; 8192 ;
; Number of registers using Synchronous Load ; 0 ;
; Number of registers using Asynchronous Clear ; 30 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 2272 ;
; Number of registers using Clock Enable ; 9152 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
@@ -325,270 +384,268 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+--------------------+-----------+---------------+----------------------+------------------------+------------+---------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+---------------------------------------+
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[0][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[1][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[2][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[3][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[4][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[5][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[6][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[7][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[8][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[9][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[10][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[11][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[12][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[13][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[14][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[15][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[16][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[17][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[18][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[19][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[20][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[21][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[22][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[23][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[24][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[25][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[26][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[27][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[28][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[29][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[30][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[31][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[32][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[33][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[34][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[35][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[36][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[37][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[38][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[39][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[40][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[41][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[42][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[43][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[44][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[45][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[46][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[47][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[48][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[49][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[50][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[51][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[52][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[53][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[54][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[55][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[56][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[57][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[58][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[59][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[60][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[61][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[62][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[63][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[64][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[65][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[66][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[67][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[68][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[69][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[70][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[71][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[72][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[73][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[74][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[75][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[76][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[77][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[78][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[79][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[80][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[81][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[82][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[83][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[84][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[85][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[86][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[87][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[88][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[89][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[90][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[91][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[92][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[93][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[94][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[95][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[96][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[97][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[98][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[99][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[100][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[101][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[102][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[103][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[104][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[105][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[106][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[107][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[108][3] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[109][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[110][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[111][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[112][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[113][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[114][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[115][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[116][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[117][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[118][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[119][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[120][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[121][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[122][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[123][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[124][2] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[125][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[126][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[127][1] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[128][4] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[129][0] ;
; 3:1 ; 5 bits ; 10 LEs ; 5 LEs ; 5 LEs ; Yes ; |assignment2|ram:RAM|mem[130][1] ;
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; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[207][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[208][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[209][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[210][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[211][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[212][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[213][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[214][20] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[215][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[216][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[217][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[218][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[219][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[220][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[221][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[222][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[223][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[224][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[225][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[226][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[227][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[228][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[229][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[230][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[231][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[232][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[233][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[234][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[235][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[236][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[237][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[238][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[239][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[240][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[241][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[242][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[243][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[244][14] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[245][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[246][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[247][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[248][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[249][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[250][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[251][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[252][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[253][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[254][15] ;
; 3:1 ; 32 bits ; 64 LEs ; 0 LEs ; 64 LEs ; Yes ; |assignment2|ram:RAM|mem[255][16] ;
; 8:1 ; 32 bits ; 160 LEs ; 160 LEs ; 0 LEs ; No ; |assignment2|register_file:REGS|Mux30 ;
; 7:1 ; 31 bits ; 124 LEs ; 124 LEs ; 0 LEs ; No ; |assignment2|alu:ALU|Mux2 ;
; 257:1 ; 32 bits ; 5472 LEs ; 5472 LEs ; 0 LEs ; No ; |assignment2|rd[15] ;
; 66:1 ; 2 bits ; 88 LEs ; 88 LEs ; 0 LEs ; No ; |assignment2|PC_Reg_Display[1] ;
; 66:1 ; 14 bits ; 616 LEs ; 616 LEs ; 0 LEs ; No ; |assignment2|PC_Reg_Display[3] ;
; 24:1 ; 5 bits ; 80 LEs ; 80 LEs ; 0 LEs ; No ; |assignment2|register_file:REGS|Mux59 ;
; 25:1 ; 14 bits ; 224 LEs ; 224 LEs ; 0 LEs ; No ; |assignment2|rt_alu[31] ;
; 25:1 ; 13 bits ; 208 LEs ; 208 LEs ; 0 LEs ; No ; |assignment2|rt_alu[17] ;
; 66:1 ; 14 bits ; 616 LEs ; 616 LEs ; 0 LEs ; No ; |assignment2|PC_Reg_Display[2] ;
; 24:1 ; 32 bits ; 512 LEs ; 512 LEs ; 0 LEs ; No ; |assignment2|register_file:REGS|Mux32 ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+---------------------------------------+
@@ -751,15 +808,13 @@ Note: In order to hide this table in the UI and the text report file, please set
+------+--------+----------+-------------------------------------------------------------------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Port Connectivity Checks: "ram:RAM" ;
+----------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Port ; Type ; Severity ; Details ;
+----------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; addr ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (9 bits) it drives. The 23 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ;
; data_in ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (5 bits) it drives. The 27 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ;
; data_out ; Output ; Warning ; Output or bidir port (5 bits) is smaller than the port expression (32 bits) it drives. The 27 most-significant bit(s) in the port expression will be connected to GND. ;
+----------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Port Connectivity Checks: "ram:RAM" ;
+------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Port ; Type ; Severity ; Details ;
+------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; addr ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (9 bits) it drives. The 23 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ;
+------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
@@ -776,30 +831,32 @@ Note: In order to hide this table in the UI and the text report file, please set
+-----------------------+-----------------------------+
; Type ; Count ;
+-----------------------+-----------------------------+
; arriav_ff ; 2302 ;
; arriav_ff ; 9182 ;
; CLR ; 30 ;
; ENA ; 2272 ;
; arriav_lcell_comb ; 2023 ;
; ENA ; 960 ;
; ENA SCLR ; 8192 ;
; arriav_lcell_comb ; 4374 ;
; arith ; 30 ;
; 2 data inputs ; 12 ;
; 3 data inputs ; 6 ;
; 5 data inputs ; 12 ;
; normal ; 1960 ;
; 5 data inputs ; 24 ;
; extend ; 12 ;
; 7 data inputs ; 12 ;
; normal ; 4299 ;
; 0 data inputs ; 1 ;
; 1 data inputs ; 4 ;
; 2 data inputs ; 27 ;
; 3 data inputs ; 86 ;
; 4 data inputs ; 218 ;
; 5 data inputs ; 419 ;
; 6 data inputs ; 1205 ;
; 2 data inputs ; 22 ;
; 3 data inputs ; 108 ;
; 4 data inputs ; 238 ;
; 5 data inputs ; 523 ;
; 6 data inputs ; 3403 ;
; shared ; 33 ;
; 0 data inputs ; 1 ;
; 2 data inputs ; 16 ;
; 4 data inputs ; 16 ;
; boundary_port ; 41 ;
; ; ;
; Max LUT depth ; 15.30 ;
; Average LUT depth ; 9.34 ;
; Max LUT depth ; 15.20 ;
; Average LUT depth ; 7.51 ;
+-----------------------+-----------------------------+
@@ -808,7 +865,7 @@ Note: In order to hide this table in the UI and the text report file, please set
+----------------+--------------+
; Partition Name ; Elapsed Time ;
+----------------+--------------+
; Top ; 00:00:08 ;
; Top ; 00:00:23 ;
+----------------+--------------+
@@ -818,7 +875,7 @@ Note: In order to hide this table in the UI and the text report file, please set
Info: *******************************************************************
Info: Running Quartus Prime Analysis & Synthesis
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Info: Processing started: Fri Oct 16 14:20:43 2026
Info: Processing started: Thu Oct 22 15:42:02 2026
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off assignment2 -c assignment2
Info (20032): Parallel compilation is enabled and will use up to 2 processors
Info (12021): Found 14 design units, including 14 entities, in source file /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/assignment2.sv
@@ -844,7 +901,6 @@ Warning (10030): Net "mem.data_a" at rom.sv(9) has no driver or initial value, u
Warning (10030): Net "mem.waddr_a" at rom.sv(9) has no driver or initial value, using a default initial value '0' File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/rom.sv Line: 9
Warning (10030): Net "mem.we_a" at rom.sv(9) has no driver or initial value, using a default initial value '0' File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/rom.sv Line: 9
Info (12128): Elaborating entity "ram" for hierarchy "ram:RAM" File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/assignment2.sv Line: 64
Warning (10230): Verilog HDL assignment warning at ram.sv(24): truncated value with size 32 to match size of target (5) File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/ram.sv Line: 24
Info (12128): Elaborating entity "control_unit" for hierarchy "control_unit:CONTROL_UNIT" File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/assignment2.sv Line: 68
Warning (10230): Verilog HDL assignment warning at control_unit.sv(26): truncated value with size 6 to match size of target (1) File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/control_unit.sv Line: 26
Warning (10230): Verilog HDL assignment warning at control_unit.sv(27): truncated value with size 6 to match size of target (1) File: /home/oliver/Documents/FPGA_Dev/FPGA_Uni/modules/control_unit.sv Line: 27
@@ -868,14 +924,14 @@ Warning (13024): Output pins are stuck at VCC or GND
Info (286030): Timing-Driven Synthesis is running
Info (16010): Generating hard_block partition "hard_block:auto_generated_inst"
Info (16011): Adding 0 node(s), including 0 DDIO, 0 PLL, 0 transceiver and 0 LCELL
Info (21057): Implemented 4331 device resources after synthesis - the final resource count might be different
Info (21057): Implemented 13562 device resources after synthesis - the final resource count might be different
Info (21058): Implemented 9 input pins
Info (21059): Implemented 32 output pins
Info (21061): Implemented 4290 logic cells
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 16 warnings
Info: Peak virtual memory: 465 megabytes
Info: Processing ended: Fri Oct 16 14:21:03 2026
Info: Elapsed time: 00:00:20
Info: Total CPU time (on all processors): 00:00:33
Info (21061): Implemented 13521 logic cells
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 15 warnings
Info: Peak virtual memory: 523 megabytes
Info: Processing ended: Thu Oct 22 15:42:41 2026
Info: Elapsed time: 00:00:39
Info: Total CPU time (on all processors): 00:01:01
Quartus/A2/output_files/assignment2.map.summary
+2 -2
View File
@@ -1,10 +1,10 @@
Analysis & Synthesis Status : Successful - Fri Oct 16 14:21:03 2026
Analysis & Synthesis Status : Successful - Thu Oct 22 15:42:41 2026
Quartus Prime Version : 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Revision Name : assignment2
Top-level Entity Name : assignment2
Family : Cyclone V
Logic utilization (in ALMs) : N/A
Total registers : 2302
Total registers : 9182
Total pins : 41
Total virtual pins : 0
Total block memory bits : 0
Quartus/A2/output_files/assignment2.sof
BIN
View File
Binary file not shown.
Quartus/A2/output_files/assignment2.sta.rpt
+92 -92
View File
@@ -1,5 +1,5 @@
Timing Analyzer report for assignment2
Fri Oct 16 14:23:28 2026
Thu Oct 22 15:48:44 2026
Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
@@ -100,12 +100,12 @@ on the Quartus Prime software download page.
; Number detected on machine ; 4 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.58 ;
; Average used ; 1.76 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 58.5% ;
; Processor 2 ; 76.1% ;
+----------------------------+-------------+
@@ -123,7 +123,7 @@ on the Quartus Prime software download page.
+-----------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 62.97 MHz ; 62.97 MHz ; clk[0] ; ;
; 57.26 MHz ; 57.26 MHz ; clk[0] ; ;
+-----------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
@@ -139,7 +139,7 @@ HTML report is unavailable in plain text report export.
+--------+---------+------------------+
; Clock ; Slack ; End Point TNS ;
+--------+---------+------------------+
; clk[0] ; -14.881 ; -27730.277 ;
; clk[0] ; -16.465 ; -118835.451 ;
+--------+---------+------------------+
@@ -148,7 +148,7 @@ HTML report is unavailable in plain text report export.
+--------+-------+-------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+-------------------+
; clk[0] ; 0.262 ; 0.000 ;
; clk[0] ; 0.264 ; 0.000 ;
+--------+-------+-------------------+
@@ -169,7 +169,7 @@ No paths to report.
+--------+--------+---------------------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+---------------------------------+
; clk[0] ; -0.538 ; -1978.741 ;
; clk[0] ; -0.538 ; -7384.648 ;
+--------+--------+---------------------------------+
@@ -184,7 +184,7 @@ No synchronizer chains to report.
+-----------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 64.35 MHz ; 64.35 MHz ; clk[0] ; ;
; 58.12 MHz ; 58.12 MHz ; clk[0] ; ;
+-----------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
@@ -194,7 +194,7 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+--------+---------+-----------------+
; Clock ; Slack ; End Point TNS ;
+--------+---------+-----------------+
; clk[0] ; -14.540 ; -27019.196 ;
; clk[0] ; -16.206 ; -116709.205 ;
+--------+---------+-----------------+
@@ -203,7 +203,7 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+--------+-------+------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+------------------+
; clk[0] ; 0.245 ; 0.000 ;
; clk[0] ; 0.246 ; 0.000 ;
+--------+-------+------------------+
@@ -224,7 +224,7 @@ No paths to report.
+--------+--------+--------------------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+--------------------------------+
; clk[0] ; -0.538 ; -2025.649 ;
; clk[0] ; -0.538 ; -7717.695 ;
+--------+--------+--------------------------------+
@@ -239,7 +239,7 @@ No synchronizer chains to report.
+--------+--------+-------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+-------------------+
; clk[0] ; -7.846 ; -13963.900 ;
; clk[0] ; -8.528 ; -59505.666 ;
+--------+--------+-------------------+
@@ -248,7 +248,7 @@ No synchronizer chains to report.
+--------+-------+-------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+-------------------+
; clk[0] ; 0.135 ; 0.000 ;
; clk[0] ; 0.136 ; 0.000 ;
+--------+-------+-------------------+
@@ -269,7 +269,7 @@ No paths to report.
+--------+-------+----------------------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+----------------------------------+
; clk[0] ; 0.016 ; 0.000 ;
; clk[0] ; 0.011 ; 0.000 ;
+--------+-------+----------------------------------+
@@ -284,7 +284,7 @@ No synchronizer chains to report.
+--------+--------+------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+------------------+
; clk[0] ; -6.879 ; -12147.650 ;
; clk[0] ; -7.502 ; -52032.389 ;
+--------+--------+------------------+
@@ -293,7 +293,7 @@ No synchronizer chains to report.
+--------+-------+------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+------------------+
; clk[0] ; 0.123 ; 0.000 ;
; clk[0] ; 0.124 ; 0.000 ;
+--------+-------+------------------+
@@ -314,7 +314,7 @@ No paths to report.
+--------+-------+---------------------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+---------------------------------+
; clk[0] ; 0.015 ; 0.000 ;
; clk[0] ; 0.008 ; 0.000 ;
+--------+-------+---------------------------------+
@@ -324,16 +324,16 @@ No paths to report.
No synchronizer chains to report.
+----------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary ;
+------------------+------------+-------+----------+---------+---------------------+
; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+------------+-------+----------+---------+---------------------+
; Worst-case Slack ; -14.881 ; 0.123 ; N/A ; N/A ; -0.538 ;
; clk[0] ; -14.881 ; 0.123 ; N/A ; N/A ; -0.538 ;
; Design-wide TNS ; -27730.277 ; 0.0 ; 0.0 ; 0.0 ; -2025.649 ;
; clk[0] ; -27730.277 ; 0.000 ; N/A ; N/A ; -2025.649 ;
+------------------+------------+-------+----------+---------+---------------------+
+-----------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary ;
+------------------+-------------+-------+----------+---------+---------------------+
; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+-------------+-------+----------+---------+---------------------+
; Worst-case Slack ; -16.465 ; 0.124 ; N/A ; N/A ; -0.538 ;
; clk[0] ; -16.465 ; 0.124 ; N/A ; N/A ; -0.538 ;
; Design-wide TNS ; -118835.451 ; 0.0 ; 0.0 ; 0.0 ; -7717.695 ;
; clk[0] ; -118835.451 ; 0.000 ; N/A ; N/A ; -7717.695 ;
+------------------+-------------+-------+----------+---------+---------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
@@ -341,7 +341,6 @@ No synchronizer chains to report.
+--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
+--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
; out_seg_0[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_0[1] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_0[2] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_0[3] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
@@ -349,7 +348,6 @@ No synchronizer chains to report.
; out_seg_0[5] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_0[6] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_0[7] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_1[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_1[1] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_1[2] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_1[3] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
@@ -357,7 +355,6 @@ No synchronizer chains to report.
; out_seg_1[5] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_1[6] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_1[7] ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_2[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_2[1] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_2[2] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_2[3] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
@@ -365,7 +362,6 @@ No synchronizer chains to report.
; out_seg_2[5] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_2[6] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_2[7] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_3[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_3[1] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_3[2] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_3[3] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
@@ -373,6 +369,10 @@ No synchronizer chains to report.
; out_seg_3[5] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_3[6] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_3[7] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_0[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_1[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_2[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
; out_seg_3[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
+--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
@@ -383,10 +383,10 @@ No synchronizer chains to report.
+-----------------+--------------+-----------------+-----------------+
; HID_Hi_Low[0] ; 1.2 V ; 960 ps ; 960 ps ;
; HID_Register[4] ; 1.2 V ; 960 ps ; 960 ps ;
; HID_Register[3] ; 1.2 V ; 960 ps ; 960 ps ;
; HID_Register[1] ; 1.2 V ; 960 ps ; 960 ps ;
; HID_Register[2] ; 1.2 V ; 960 ps ; 960 ps ;
; HID_Register[3] ; 1.2 V ; 960 ps ; 960 ps ;
; HID_Register[0] ; 1.2 V ; 960 ps ; 960 ps ;
; HID_Register[1] ; 1.2 V ; 960 ps ; 960 ps ;
; HID_PC[0] ; 1.2 V ; 960 ps ; 960 ps ;
; clk[0] ; 1.2 V ; 960 ps ; 960 ps ;
; rst[0] ; 1.2 V ; 960 ps ; 960 ps ;
@@ -398,7 +398,6 @@ No synchronizer chains to report.
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; out_seg_0[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_0[1] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ;
; out_seg_0[2] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ;
; out_seg_0[3] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ;
@@ -406,7 +405,6 @@ No synchronizer chains to report.
; out_seg_0[5] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ;
; out_seg_0[6] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ;
; out_seg_0[7] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ; 1.09 V ; 1.26e-07 V ; 1.12 V ; -0.0464 V ; 0.081 V ; 0.112 V ; 6.59e-10 s ; 4.71e-10 s ; No ; No ;
; out_seg_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_1[1] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ; 1.09 V ; 1.12e-07 V ; 1.1 V ; -0.0175 V ; 0.055 V ; 0.073 V ; 6.35e-10 s ; 4.59e-10 s ; No ; No ;
; out_seg_1[2] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0538 V ; 0.13 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0538 V ; 0.13 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ;
; out_seg_1[3] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0538 V ; 0.13 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0538 V ; 0.13 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ;
@@ -414,7 +412,6 @@ No synchronizer chains to report.
; out_seg_1[5] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0538 V ; 0.13 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0538 V ; 0.13 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ;
; out_seg_1[6] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0517 V ; 0.131 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0517 V ; 0.131 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ;
; out_seg_1[7] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0517 V ; 0.131 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ; 1.09 V ; 1.24e-07 V ; 1.12 V ; -0.0517 V ; 0.131 V ; 0.103 V ; 4.91e-10 s ; 4.61e-10 s ; No ; No ;
; out_seg_2[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_2[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_2[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_2[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ;
@@ -422,7 +419,6 @@ No synchronizer chains to report.
; out_seg_2[5] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ;
; out_seg_2[6] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ; 2.32 V ; 1.88e-07 V ; 2.35 V ; -0.0185 V ; 0.153 V ; 0.099 V ; 4.6e-10 s ; 4.48e-10 s ; No ; Yes ;
; out_seg_2[7] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ; 2.32 V ; 2.19e-07 V ; 2.4 V ; -0.039 V ; 0.21 V ; 0.145 V ; 4.67e-10 s ; 4.63e-10 s ; No ; Yes ;
; out_seg_3[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_3[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_3[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_3[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
@@ -430,6 +426,10 @@ No synchronizer chains to report.
; out_seg_3[5] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_3[6] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_3[7] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_0[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_2[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0495 V ; 0.18 V ; 0.115 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
; out_seg_3[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ; 2.32 V ; 2.15e-07 V ; 2.41 V ; -0.0492 V ; 0.181 V ; 0.116 V ; 4.54e-10 s ; 4.44e-10 s ; No ; Yes ;
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
@@ -438,7 +438,6 @@ No synchronizer chains to report.
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; out_seg_0[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_0[1] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ;
; out_seg_0[2] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ;
; out_seg_0[3] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ;
@@ -446,7 +445,6 @@ No synchronizer chains to report.
; out_seg_0[5] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ;
; out_seg_0[6] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ;
; out_seg_0[7] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ; 1.09 V ; 1.76e-05 V ; 1.11 V ; -0.0281 V ; 0.09 V ; 0.14 V ; 6.73e-10 s ; 5.04e-10 s ; No ; No ;
; out_seg_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_1[1] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ; 1.09 V ; 1.61e-05 V ; 1.09 V ; -0.0084 V ; 0.066 V ; 0.108 V ; 6.59e-10 s ; 5.03e-10 s ; Yes ; Yes ;
; out_seg_1[2] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0321 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.83e-10 s ; No ; No ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0321 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.83e-10 s ; No ; No ;
; out_seg_1[3] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0321 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.83e-10 s ; No ; No ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0321 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.83e-10 s ; No ; No ;
@@ -454,7 +452,6 @@ No synchronizer chains to report.
; out_seg_1[5] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0321 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.83e-10 s ; No ; No ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0321 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.83e-10 s ; No ; No ;
; out_seg_1[6] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0316 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.82e-10 s ; No ; No ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0316 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.82e-10 s ; No ; No ;
; out_seg_1[7] ; 1.2 V ; 0 s ; 0 s ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0316 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.82e-10 s ; No ; No ; 1.09 V ; 1.73e-05 V ; 1.11 V ; -0.0316 V ; 0.075 V ; 0.122 V ; 6.54e-10 s ; 4.82e-10 s ; No ; No ;
; out_seg_2[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_2[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_2[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_2[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ;
@@ -462,7 +459,6 @@ No synchronizer chains to report.
; out_seg_2[5] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ;
; out_seg_2[6] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ; 2.32 V ; 2.27e-05 V ; 2.34 V ; -0.0089 V ; 0.206 V ; 0.058 V ; 4.97e-10 s ; 5.13e-10 s ; Yes ; Yes ;
; out_seg_2[7] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ; 2.32 V ; 2.56e-05 V ; 2.38 V ; -0.026 V ; 0.249 V ; 0.089 V ; 4.95e-10 s ; 6.01e-10 s ; No ; Yes ;
; out_seg_3[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_3[1] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_3[2] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_3[3] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
@@ -470,6 +466,10 @@ No synchronizer chains to report.
; out_seg_3[5] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_3[6] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_3[7] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_0[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_2[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.0315 V ; 0.205 V ; 0.182 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
; out_seg_3[0] ; 2.5 V ; 0 s ; 0 s ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ; 2.32 V ; 2.52e-05 V ; 2.38 V ; -0.032 V ; 0.204 V ; 0.181 V ; 4.74e-10 s ; 4.85e-10 s ; No ; Yes ;
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
@@ -478,7 +478,6 @@ No synchronizer chains to report.
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; out_seg_0[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_0[1] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ;
; out_seg_0[2] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ;
; out_seg_0[3] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ;
@@ -486,7 +485,6 @@ No synchronizer chains to report.
; out_seg_0[5] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ;
; out_seg_0[6] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ;
; out_seg_0[7] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 2.04e-06 V ; 1.41 V ; -0.082 V ; 0.189 V ; 0.214 V ; 2.71e-10 s ; 2.9e-10 s ; No ; No ;
; out_seg_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_1[1] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ; 1.32 V ; 1.78e-06 V ; 1.36 V ; -0.0397 V ; 0.144 V ; 0.155 V ; 2.76e-10 s ; 2.9e-10 s ; No ; No ;
; out_seg_1[2] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0985 V ; 0.168 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0985 V ; 0.168 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ;
; out_seg_1[3] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0985 V ; 0.168 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0985 V ; 0.168 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ;
@@ -494,7 +492,6 @@ No synchronizer chains to report.
; out_seg_1[5] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0985 V ; 0.168 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0985 V ; 0.168 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ;
; out_seg_1[6] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0978 V ; 0.167 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0978 V ; 0.167 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ;
; out_seg_1[7] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0978 V ; 0.167 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ; 1.32 V ; 2e-06 V ; 1.42 V ; -0.0978 V ; 0.167 V ; 0.193 V ; 2.62e-10 s ; 2.77e-10 s ; No ; No ;
; out_seg_2[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_2[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_2[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_2[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ;
@@ -502,7 +499,6 @@ No synchronizer chains to report.
; out_seg_2[5] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ;
; out_seg_2[6] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ; 2.75 V ; 3.54e-06 V ; 2.81 V ; -0.0578 V ; 0.303 V ; 0.28 V ; 2.93e-10 s ; 3.01e-10 s ; No ; No ;
; out_seg_2[7] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ; 2.75 V ; 4.25e-06 V ; 2.9 V ; -0.107 V ; 0.378 V ; 0.16 V ; 2.87e-10 s ; 4.28e-10 s ; No ; No ;
; out_seg_3[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_3[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_3[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_3[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
@@ -510,6 +506,10 @@ No synchronizer chains to report.
; out_seg_3[5] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_3[6] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_3[7] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_0[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_2[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.121 V ; 0.326 V ; 0.297 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
; out_seg_3[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ; 2.75 V ; 4.14e-06 V ; 2.91 V ; -0.119 V ; 0.326 V ; 0.298 V ; 2.74e-10 s ; 2.8e-10 s ; No ; No ;
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
@@ -518,7 +518,6 @@ No synchronizer chains to report.
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
; out_seg_0[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_0[1] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ;
; out_seg_0[2] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ;
; out_seg_0[3] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ;
@@ -526,7 +525,6 @@ No synchronizer chains to report.
; out_seg_0[5] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ;
; out_seg_0[6] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ;
; out_seg_0[7] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ; 1.32 V ; 0.000148 V ; 1.39 V ; -0.0478 V ; 0.214 V ; 0.125 V ; 2.99e-10 s ; 4.71e-10 s ; No ; No ;
; out_seg_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_1[1] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ; 1.32 V ; 0.000132 V ; 1.35 V ; -0.0188 V ; 0.072 V ; 0.082 V ; 4.35e-10 s ; 4.57e-10 s ; No ; No ;
; out_seg_1[2] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.056 V ; 0.186 V ; 0.116 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.056 V ; 0.186 V ; 0.116 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ;
; out_seg_1[3] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.056 V ; 0.186 V ; 0.116 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.056 V ; 0.186 V ; 0.116 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ;
@@ -534,7 +532,6 @@ No synchronizer chains to report.
; out_seg_1[5] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.056 V ; 0.186 V ; 0.116 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.056 V ; 0.186 V ; 0.116 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ;
; out_seg_1[6] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.0574 V ; 0.186 V ; 0.115 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.0574 V ; 0.186 V ; 0.115 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ;
; out_seg_1[7] ; 1.2 V ; 0 s ; 0 s ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.0574 V ; 0.186 V ; 0.115 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ; 1.32 V ; 0.000145 V ; 1.4 V ; -0.0574 V ; 0.186 V ; 0.115 V ; 2.8e-10 s ; 4.6e-10 s ; No ; No ;
; out_seg_2[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_2[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_2[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_2[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ;
@@ -542,7 +539,6 @@ No synchronizer chains to report.
; out_seg_2[5] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ;
; out_seg_2[6] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ; 2.75 V ; 0.000213 V ; 2.79 V ; -0.0324 V ; 0.139 V ; 0.119 V ; 4.42e-10 s ; 4.33e-10 s ; No ; Yes ;
; out_seg_2[7] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ; 2.75 V ; 0.000247 V ; 2.85 V ; -0.0711 V ; 0.204 V ; 0.181 V ; 4.55e-10 s ; 4.49e-10 s ; No ; No ;
; out_seg_3[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_3[1] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_3[2] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_3[3] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
@@ -550,26 +546,30 @@ No synchronizer chains to report.
; out_seg_3[5] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_3[6] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_3[7] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_0[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_1[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_2[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0814 V ; 0.36 V ; 0.156 V ; 3e-10 s ; 4.34e-10 s ; No ; No ;
; out_seg_3[0] ; 2.5 V ; 0 s ; 0 s ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ; 2.75 V ; 0.000242 V ; 2.86 V ; -0.0805 V ; 0.358 V ; 0.156 V ; 3.01e-10 s ; 4.34e-10 s ; No ; No ;
+--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
+--------------------------------------------------------------------+
; Setup Transfers ;
+------------+----------+-----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+-----------+----------+----------+----------+
; clk[0] ; clk[0] ; 359099286 ; 0 ; 0 ; 0 ;
+------------+----------+-----------+----------+----------+----------+
+---------------------------------------------------------------------+
; Setup Transfers ;
+------------+----------+------------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+------------+----------+----------+----------+
; clk[0] ; clk[0] ; 1485158377 ; 0 ; 0 ; 0 ;
+------------+----------+------------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
+--------------------------------------------------------------------+
; Hold Transfers ;
+------------+----------+-----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+-----------+----------+----------+----------+
; clk[0] ; clk[0] ; 359099286 ; 0 ; 0 ; 0 ;
+------------+----------+-----------+----------+----------+----------+
+---------------------------------------------------------------------+
; Hold Transfers ;
+------------+----------+------------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+------------+----------+----------+----------+
; clk[0] ; clk[0] ; 1485158377 ; 0 ; 0 ; 0 ;
+------------+----------+------------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
@@ -593,9 +593,9 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 0 ; 0 ;
; Unconstrained Input Ports ; 8 ; 8 ;
; Unconstrained Input Port Paths ; 1522 ; 1522 ;
; Unconstrained Input Port Paths ; 8436 ; 8436 ;
; Unconstrained Output Ports ; 28 ; 28 ;
; Unconstrained Output Port Paths ; 7350 ; 7350 ;
; Unconstrained Output Port Paths ; 7126 ; 7126 ;
+---------------------------------+-------+------+
@@ -718,7 +718,7 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
Info: *******************************************************************
Info: Running Quartus Prime Timing Analyzer
Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
Info: Processing started: Fri Oct 16 14:23:10 2026
Info: Processing started: Thu Oct 22 15:48:00 2026
Info: Command: quartus_sta assignment2 -c assignment2
Info: qsta_default_script.tcl version: #1
Info (20032): Parallel compilation is enabled and will use up to 2 processors
@@ -734,84 +734,84 @@ Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow 1100mV 85C Model
Critical Warning (332148): Timing requirements not met
Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the Timing Analyzer.
Info (332146): Worst-case setup slack is -14.881
Info (332146): Worst-case setup slack is -16.465
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -14.881 -27730.277 clk[0]
Info (332146): Worst-case hold slack is 0.262
Info (332119): -16.465 -118835.451 clk[0]
Info (332146): Worst-case hold slack is 0.264
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 0.262 0.000 clk[0]
Info (332119): 0.264 0.000 clk[0]
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is -0.538
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -0.538 -1978.741 clk[0]
Info (332119): -0.538 -7384.648 clk[0]
Info: Analyzing Slow 1100mV 0C Model
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
Critical Warning (332148): Timing requirements not met
Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the Timing Analyzer.
Info (332146): Worst-case setup slack is -14.540
Info (332146): Worst-case setup slack is -16.206
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -14.540 -27019.196 clk[0]
Info (332146): Worst-case hold slack is 0.245
Info (332119): -16.206 -116709.205 clk[0]
Info (332146): Worst-case hold slack is 0.246
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 0.245 0.000 clk[0]
Info (332119): 0.246 0.000 clk[0]
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is -0.538
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -0.538 -2025.649 clk[0]
Info (332119): -0.538 -7717.695 clk[0]
Info: Analyzing Fast 1100mV 85C Model
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
Critical Warning (332148): Timing requirements not met
Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the Timing Analyzer.
Info (332146): Worst-case setup slack is -7.846
Info (332146): Worst-case setup slack is -8.528
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -7.846 -13963.900 clk[0]
Info (332146): Worst-case hold slack is 0.135
Info (332119): -8.528 -59505.666 clk[0]
Info (332146): Worst-case hold slack is 0.136
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 0.135 0.000 clk[0]
Info (332119): 0.136 0.000 clk[0]
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 0.016
Info (332146): Worst-case minimum pulse width slack is 0.011
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 0.016 0.000 clk[0]
Info (332119): 0.011 0.000 clk[0]
Info: Analyzing Fast 1100mV 0C Model
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
Critical Warning (332148): Timing requirements not met
Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the Timing Analyzer.
Info (332146): Worst-case setup slack is -6.879
Info (332146): Worst-case setup slack is -7.502
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -6.879 -12147.650 clk[0]
Info (332146): Worst-case hold slack is 0.123
Info (332119): -7.502 -52032.389 clk[0]
Info (332146): Worst-case hold slack is 0.124
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 0.123 0.000 clk[0]
Info (332119): 0.124 0.000 clk[0]
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 0.015
Info (332146): Worst-case minimum pulse width slack is 0.008
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 0.015 0.000 clk[0]
Info (332119): 0.008 0.000 clk[0]
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 5 warnings
Info: Peak virtual memory: 854 megabytes
Info: Processing ended: Fri Oct 16 14:23:28 2026
Info: Elapsed time: 00:00:18
Info: Total CPU time (on all processors): 00:00:27
Info: Peak virtual memory: 1041 megabytes
Info: Processing ended: Thu Oct 22 15:48:44 2026
Info: Elapsed time: 00:00:44
Info: Total CPU time (on all processors): 00:01:16
Quartus/A2/output_files/assignment2.sta.summary
+16 -16
View File
@@ -3,51 +3,51 @@ Timing Analyzer Summary
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Type : Slow 1100mV 85C Model Setup 'clk[0]'
Slack : -14.881
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Slack : -16.465
TNS : -118835.451
Type : Slow 1100mV 85C Model Hold 'clk[0]'
Slack : 0.262
Slack : 0.264
TNS : 0.000
Type : Slow 1100mV 85C Model Minimum Pulse Width 'clk[0]'
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TNS : -1978.741
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Type : Slow 1100mV 0C Model Setup 'clk[0]'
Slack : -14.540
TNS : -27019.196
Slack : -16.206
TNS : -116709.205
Type : Slow 1100mV 0C Model Hold 'clk[0]'
Slack : 0.245
Slack : 0.246
TNS : 0.000
Type : Slow 1100mV 0C Model Minimum Pulse Width 'clk[0]'
Slack : -0.538
TNS : -2025.649
TNS : -7717.695
Type : Fast 1100mV 85C Model Setup 'clk[0]'
Slack : -7.846
TNS : -13963.900
Slack : -8.528
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Type : Fast 1100mV 85C Model Hold 'clk[0]'
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Slack : 0.136
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Type : Fast 1100mV 85C Model Minimum Pulse Width 'clk[0]'
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Type : Fast 1100mV 0C Model Setup 'clk[0]'
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TNS : -12147.650
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Type : Fast 1100mV 0C Model Hold 'clk[0]'
Slack : 0.123
Slack : 0.124
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Type : Fast 1100mV 0C Model Minimum Pulse Width 'clk[0]'
Slack : 0.015
Slack : 0.008
TNS : 0.000
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