Added all Testbenches to Modelsim and confirmed working operation
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TroubleElectrical committed
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c4ebde7692
commit
05361dcf70
349 files changed
+15719
-1096
No files matched your search
@@ -1,5 +1,5 @@
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Fitter report for alu
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Wed Sep 9 14:22:51 2026
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Tue Sep 15 10:03:59 2026
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Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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@@ -57,14 +57,14 @@ on the Quartus Prime software download page.
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+-----------------------------------------------------------------------------------+
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; Fitter Summary ;
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+---------------------------------+-------------------------------------------------+
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; Fitter Status ; Successful - Wed Sep 9 14:22:51 2026 ;
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; Fitter Status ; Successful - Tue Sep 15 10:03:59 2026 ;
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; Quartus Prime Version ; 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
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; Revision Name ; alu ;
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; Top-level Entity Name ; alu ;
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; Family ; Cyclone V ;
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; Device ; 5CGXFC5C6F27C7 ;
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; Timing Models ; Final ;
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; Logic utilization (in ALMs) ; 1 / 29,080 ( < 1 % ) ;
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; Logic utilization (in ALMs) ; 11 / 29,080 ( < 1 % ) ;
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; Total registers ; 0 ;
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; Total pins ; 18 / 364 ( 5 % ) ;
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; Total virtual pins ; 0 ;
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@@ -152,7 +152,7 @@ on the Quartus Prime software download page.
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; ; ;
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; Usage by Processor ; % Time Used ;
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; Processor 1 ; 100.0% ;
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; Processor 2 ; 0.0% ;
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; Processor 2 ; 0.2% ;
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+----------------------------+-------------+
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@@ -162,8 +162,8 @@ on the Quartus Prime software download page.
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; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
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+---------------------+-------------------+----------------------------+--------------------------+
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; Placement (by node) ; ; ; ;
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; -- Requested ; 0.00 % ( 0 / 37 ) ; 0.00 % ( 0 / 37 ) ; 0.00 % ( 0 / 37 ) ;
|
||||
; -- Achieved ; 0.00 % ( 0 / 37 ) ; 0.00 % ( 0 / 37 ) ; 0.00 % ( 0 / 37 ) ;
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||||
; -- Requested ; 0.00 % ( 0 / 51 ) ; 0.00 % ( 0 / 51 ) ; 0.00 % ( 0 / 51 ) ;
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||||
; -- Achieved ; 0.00 % ( 0 / 51 ) ; 0.00 % ( 0 / 51 ) ; 0.00 % ( 0 / 51 ) ;
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; ; ; ; ;
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||||
; Routing (by net) ; ; ; ;
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||||
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
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@@ -186,7 +186,7 @@ on the Quartus Prime software download page.
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+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
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; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
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+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
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||||
; Top ; 0.00 % ( 0 / 37 ) ; N/A ; Source File ; N/A ; ;
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||||
; Top ; 0.00 % ( 0 / 51 ) ; N/A ; Source File ; N/A ; ;
|
||||
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 0 ) ; N/A ; Source File ; N/A ; ;
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||||
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
|
||||
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||||
@@ -202,11 +202,11 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
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+-------------------------------------------------------------+--------------------+-------+
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||||
; Resource ; Usage ; % ;
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||||
+-------------------------------------------------------------+--------------------+-------+
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; Logic utilization (ALMs needed / total ALMs on device) ; 1 / 29,080 ; < 1 % ;
|
||||
; ALMs needed [=A-B+C] ; 1 ; ;
|
||||
; [A] ALMs used in final placement [=a+b+c+d] ; 1 / 29,080 ; < 1 % ;
|
||||
; Logic utilization (ALMs needed / total ALMs on device) ; 11 / 29,080 ; < 1 % ;
|
||||
; ALMs needed [=A-B+C] ; 11 ; ;
|
||||
; [A] ALMs used in final placement [=a+b+c+d] ; 11 / 29,080 ; < 1 % ;
|
||||
; [a] ALMs used for LUT logic and registers ; 0 ; ;
|
||||
; [b] ALMs used for LUT logic ; 1 ; ;
|
||||
; [b] ALMs used for LUT logic ; 11 ; ;
|
||||
; [c] ALMs used for registers ; 0 ; ;
|
||||
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; ;
|
||||
; [B] Estimate of ALMs recoverable by dense packing ; 0 / 29,080 ; 0 % ;
|
||||
@@ -218,16 +218,16 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; ; ; ;
|
||||
; Difficulty packing design ; Low ; ;
|
||||
; ; ; ;
|
||||
; Total LABs: partially or completely used ; 1 / 2,908 ; < 1 % ;
|
||||
; -- Logic LABs ; 1 ; ;
|
||||
; Total LABs: partially or completely used ; 3 / 2,908 ; < 1 % ;
|
||||
; -- Logic LABs ; 3 ; ;
|
||||
; -- Memory LABs (up to half of total LABs) ; 0 ; ;
|
||||
; ; ; ;
|
||||
; Combinational ALUT usage for logic ; 1 ; ;
|
||||
; -- 7 input functions ; 0 ; ;
|
||||
; -- 6 input functions ; 0 ; ;
|
||||
; Combinational ALUT usage for logic ; 15 ; ;
|
||||
; -- 7 input functions ; 3 ; ;
|
||||
; -- 6 input functions ; 3 ; ;
|
||||
; -- 5 input functions ; 0 ; ;
|
||||
; -- 4 input functions ; 0 ; ;
|
||||
; -- <=3 input functions ; 1 ; ;
|
||||
; -- 4 input functions ; 1 ; ;
|
||||
; -- <=3 input functions ; 8 ; ;
|
||||
; Combinational ALUT usage for route-throughs ; 0 ; ;
|
||||
; ; ; ;
|
||||
; Dedicated logic registers ; 0 ; ;
|
||||
@@ -240,7 +240,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; ; ; ;
|
||||
; Virtual pins ; 0 ; ;
|
||||
; I/O pins ; 18 / 364 ; 5 % ;
|
||||
; -- Clock pins ; 1 / 14 ; 7 % ;
|
||||
; -- Clock pins ; 0 / 14 ; 0 % ;
|
||||
; -- Dedicated input pins ; 0 / 23 ; 0 % ;
|
||||
; ; ; ;
|
||||
; M10K blocks ; 0 / 446 ; 0 % ;
|
||||
@@ -271,98 +271,98 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; Impedance control blocks ; 0 / 3 ; 0 % ;
|
||||
; Hard Memory Controllers ; 0 / 2 ; 0 % ;
|
||||
; Average interconnect usage (total/H/V) ; 0.0% / 0.0% / 0.0% ; ;
|
||||
; Peak interconnect usage (total/H/V) ; 0.0% / 0.0% / 0.0% ; ;
|
||||
; Maximum fan-out ; 1 ; ;
|
||||
; Highest non-global fan-out ; 1 ; ;
|
||||
; Total fan-out ; 18 ; ;
|
||||
; Average fan-out ; 0.49 ; ;
|
||||
; Peak interconnect usage (total/H/V) ; 0.2% / 0.2% / 0.2% ; ;
|
||||
; Maximum fan-out ; 7 ; ;
|
||||
; Highest non-global fan-out ; 7 ; ;
|
||||
; Total fan-out ; 84 ; ;
|
||||
; Average fan-out ; 1.65 ; ;
|
||||
+-------------------------------------------------------------+--------------------+-------+
|
||||
|
||||
|
||||
+--------------------------------------------------------------------------------------------------------------------+
|
||||
; Fitter Partition Statistics ;
|
||||
+-------------------------------------------------------------+---------------------+--------------------------------+
|
||||
; Statistic ; Top ; hard_block:auto_generated_inst ;
|
||||
+-------------------------------------------------------------+---------------------+--------------------------------+
|
||||
; Logic utilization (ALMs needed / total ALMs on device) ; 1 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; ALMs needed [=A-B+C] ; 1 ; 0 ;
|
||||
; [A] ALMs used in final placement [=a+b+c+d] ; 1 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; [a] ALMs used for LUT logic and registers ; 0 ; 0 ;
|
||||
; [b] ALMs used for LUT logic ; 1 ; 0 ;
|
||||
; [c] ALMs used for registers ; 0 ; 0 ;
|
||||
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; 0 ;
|
||||
; [B] Estimate of ALMs recoverable by dense packing ; 0 / 29080 ( 0 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; [C] Estimate of ALMs unavailable [=a+b+c+d] ; 0 / 29080 ( 0 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; [a] Due to location constrained logic ; 0 ; 0 ;
|
||||
; [b] Due to LAB-wide signal conflicts ; 0 ; 0 ;
|
||||
; [c] Due to LAB input limits ; 0 ; 0 ;
|
||||
; [d] Due to virtual I/Os ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Difficulty packing design ; Low ; Low ;
|
||||
; ; ; ;
|
||||
; Total LABs: partially or completely used ; 1 / 2908 ( < 1 % ) ; 0 / 2908 ( 0 % ) ;
|
||||
; -- Logic LABs ; 1 ; 0 ;
|
||||
; -- Memory LABs (up to half of total LABs) ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Combinational ALUT usage for logic ; 1 ; 0 ;
|
||||
; -- 7 input functions ; 0 ; 0 ;
|
||||
; -- 6 input functions ; 0 ; 0 ;
|
||||
; -- 5 input functions ; 0 ; 0 ;
|
||||
; -- 4 input functions ; 0 ; 0 ;
|
||||
; -- <=3 input functions ; 1 ; 0 ;
|
||||
; Combinational ALUT usage for route-throughs ; 0 ; 0 ;
|
||||
; Memory ALUT usage ; 0 ; 0 ;
|
||||
; -- 64-address deep ; 0 ; 0 ;
|
||||
; -- 32-address deep ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Dedicated logic registers ; 0 ; 0 ;
|
||||
; -- By type: ; ; ;
|
||||
; -- Primary logic registers ; 0 / 58160 ( 0 % ) ; 0 / 58160 ( 0 % ) ;
|
||||
; -- Secondary logic registers ; 0 / 58160 ( 0 % ) ; 0 / 58160 ( 0 % ) ;
|
||||
; -- By function: ; ; ;
|
||||
; -- Design implementation registers ; 0 ; 0 ;
|
||||
; -- Routing optimization registers ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; ; ; ;
|
||||
; Virtual pins ; 0 ; 0 ;
|
||||
; I/O pins ; 18 ; 0 ;
|
||||
; I/O registers ; 0 ; 0 ;
|
||||
; Total block memory bits ; 0 ; 0 ;
|
||||
; Total block memory implementation bits ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Connections ; ; ;
|
||||
; -- Input Connections ; 0 ; 0 ;
|
||||
; -- Registered Input Connections ; 0 ; 0 ;
|
||||
; -- Output Connections ; 0 ; 0 ;
|
||||
; -- Registered Output Connections ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Internal Connections ; ; ;
|
||||
; -- Total Connections ; 18 ; 0 ;
|
||||
; -- Registered Connections ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; External Connections ; ; ;
|
||||
; -- Top ; 0 ; 0 ;
|
||||
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Partition Interface ; ; ;
|
||||
; -- Input Ports ; 12 ; 0 ;
|
||||
; -- Output Ports ; 6 ; 0 ;
|
||||
; -- Bidir Ports ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Registered Ports ; ; ;
|
||||
; -- Registered Input Ports ; 0 ; 0 ;
|
||||
; -- Registered Output Ports ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Port Connectivity ; ; ;
|
||||
; -- Input Ports driven by GND ; 0 ; 0 ;
|
||||
; -- Output Ports driven by GND ; 0 ; 0 ;
|
||||
; -- Input Ports driven by VCC ; 0 ; 0 ;
|
||||
; -- Output Ports driven by VCC ; 0 ; 0 ;
|
||||
; -- Input Ports with no Source ; 0 ; 0 ;
|
||||
; -- Output Ports with no Source ; 0 ; 0 ;
|
||||
; -- Input Ports with no Fanout ; 0 ; 0 ;
|
||||
; -- Output Ports with no Fanout ; 0 ; 0 ;
|
||||
+-------------------------------------------------------------+---------------------+--------------------------------+
|
||||
+---------------------------------------------------------------------------------------------------------------------+
|
||||
; Fitter Partition Statistics ;
|
||||
+-------------------------------------------------------------+----------------------+--------------------------------+
|
||||
; Statistic ; Top ; hard_block:auto_generated_inst ;
|
||||
+-------------------------------------------------------------+----------------------+--------------------------------+
|
||||
; Logic utilization (ALMs needed / total ALMs on device) ; 11 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; ALMs needed [=A-B+C] ; 11 ; 0 ;
|
||||
; [A] ALMs used in final placement [=a+b+c+d] ; 11 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; [a] ALMs used for LUT logic and registers ; 0 ; 0 ;
|
||||
; [b] ALMs used for LUT logic ; 11 ; 0 ;
|
||||
; [c] ALMs used for registers ; 0 ; 0 ;
|
||||
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; 0 ;
|
||||
; [B] Estimate of ALMs recoverable by dense packing ; 0 / 29080 ( 0 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; [C] Estimate of ALMs unavailable [=a+b+c+d] ; 0 / 29080 ( 0 % ) ; 0 / 29080 ( 0 % ) ;
|
||||
; [a] Due to location constrained logic ; 0 ; 0 ;
|
||||
; [b] Due to LAB-wide signal conflicts ; 0 ; 0 ;
|
||||
; [c] Due to LAB input limits ; 0 ; 0 ;
|
||||
; [d] Due to virtual I/Os ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Difficulty packing design ; Low ; Low ;
|
||||
; ; ; ;
|
||||
; Total LABs: partially or completely used ; 3 / 2908 ( < 1 % ) ; 0 / 2908 ( 0 % ) ;
|
||||
; -- Logic LABs ; 3 ; 0 ;
|
||||
; -- Memory LABs (up to half of total LABs) ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Combinational ALUT usage for logic ; 15 ; 0 ;
|
||||
; -- 7 input functions ; 3 ; 0 ;
|
||||
; -- 6 input functions ; 3 ; 0 ;
|
||||
; -- 5 input functions ; 0 ; 0 ;
|
||||
; -- 4 input functions ; 1 ; 0 ;
|
||||
; -- <=3 input functions ; 8 ; 0 ;
|
||||
; Combinational ALUT usage for route-throughs ; 0 ; 0 ;
|
||||
; Memory ALUT usage ; 0 ; 0 ;
|
||||
; -- 64-address deep ; 0 ; 0 ;
|
||||
; -- 32-address deep ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Dedicated logic registers ; 0 ; 0 ;
|
||||
; -- By type: ; ; ;
|
||||
; -- Primary logic registers ; 0 / 58160 ( 0 % ) ; 0 / 58160 ( 0 % ) ;
|
||||
; -- Secondary logic registers ; 0 / 58160 ( 0 % ) ; 0 / 58160 ( 0 % ) ;
|
||||
; -- By function: ; ; ;
|
||||
; -- Design implementation registers ; 0 ; 0 ;
|
||||
; -- Routing optimization registers ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; ; ; ;
|
||||
; Virtual pins ; 0 ; 0 ;
|
||||
; I/O pins ; 18 ; 0 ;
|
||||
; I/O registers ; 0 ; 0 ;
|
||||
; Total block memory bits ; 0 ; 0 ;
|
||||
; Total block memory implementation bits ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Connections ; ; ;
|
||||
; -- Input Connections ; 0 ; 0 ;
|
||||
; -- Registered Input Connections ; 0 ; 0 ;
|
||||
; -- Output Connections ; 0 ; 0 ;
|
||||
; -- Registered Output Connections ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Internal Connections ; ; ;
|
||||
; -- Total Connections ; 88 ; 0 ;
|
||||
; -- Registered Connections ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; External Connections ; ; ;
|
||||
; -- Top ; 0 ; 0 ;
|
||||
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Partition Interface ; ; ;
|
||||
; -- Input Ports ; 12 ; 0 ;
|
||||
; -- Output Ports ; 6 ; 0 ;
|
||||
; -- Bidir Ports ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Registered Ports ; ; ;
|
||||
; -- Registered Input Ports ; 0 ; 0 ;
|
||||
; -- Registered Output Ports ; 0 ; 0 ;
|
||||
; ; ; ;
|
||||
; Port Connectivity ; ; ;
|
||||
; -- Input Ports driven by GND ; 0 ; 0 ;
|
||||
; -- Output Ports driven by GND ; 0 ; 0 ;
|
||||
; -- Input Ports driven by VCC ; 0 ; 0 ;
|
||||
; -- Output Ports driven by VCC ; 0 ; 0 ;
|
||||
; -- Input Ports with no Source ; 0 ; 0 ;
|
||||
; -- Output Ports with no Source ; 0 ; 0 ;
|
||||
; -- Input Ports with no Fanout ; 0 ; 0 ;
|
||||
; -- Output Ports with no Fanout ; 0 ; 0 ;
|
||||
+-------------------------------------------------------------+----------------------+--------------------------------+
|
||||
|
||||
|
||||
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
@@ -370,18 +370,18 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
|
||||
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Termination Control Block ; Location assigned by ; Slew Rate ;
|
||||
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
|
||||
; A[0] ; U22 ; 5A ; 68 ; 12 ; 20 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[1] ; AF21 ; 4A ; 51 ; 0 ; 34 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[2] ; AB17 ; 4A ; 51 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[3] ; AA18 ; 4A ; 62 ; 0 ; 57 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[0] ; C19 ; 7A ; 59 ; 61 ; 34 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[1] ; T13 ; 3B ; 15 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[2] ; B20 ; 7A ; 62 ; 61 ; 91 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[3] ; E26 ; 6A ; 68 ; 37 ; 54 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[0] ; H9 ; 8A ; 19 ; 61 ; 17 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[1] ; B24 ; 7A ; 65 ; 61 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[2] ; K24 ; 6A ; 68 ; 41 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[3] ; V25 ; 5B ; 68 ; 19 ; 54 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[0] ; P8 ; 3A ; 7 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[1] ; Y11 ; 3B ; 10 ; 0 ; 57 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[2] ; R9 ; 3A ; 6 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; A[3] ; Y8 ; 3A ; 6 ; 0 ; 34 ; 4 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[0] ; W11 ; 3B ; 10 ; 0 ; 40 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[1] ; AB6 ; 3A ; 4 ; 0 ; 51 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[2] ; R8 ; 3A ; 7 ; 0 ; 17 ; 2 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; B[3] ; R10 ; 3A ; 6 ; 0 ; 17 ; 4 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[0] ; AD6 ; 3A ; 7 ; 0 ; 51 ; 6 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[1] ; U7 ; 3A ; 2 ; 0 ; 91 ; 6 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[2] ; AD7 ; 3A ; 7 ; 0 ; 34 ; 7 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
; op[3] ; U9 ; 3B ; 10 ; 0 ; 91 ; 7 ; 0 ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ; no ;
|
||||
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
|
||||
|
||||
|
||||
@@ -390,31 +390,31 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Output Buffer Delay ; Output Buffer Delay Control ; Location assigned by ; Output Enable Source ; Output Enable Group ;
|
||||
+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
; OUT_1[0] ; A5 ; 8A ; 21 ; 61 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[1] ; AA7 ; 3A ; 6 ; 0 ; 51 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[2] ; AF16 ; 4A ; 59 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[3] ; E11 ; 7A ; 40 ; 61 ; 91 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; flags[0] ; F12 ; 7A ; 36 ; 61 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; flags[1] ; W25 ; 5B ; 68 ; 26 ; 37 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[0] ; AA6 ; 3A ; 4 ; 0 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[1] ; Y9 ; 3A ; 4 ; 0 ; 0 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[2] ; T9 ; 3B ; 10 ; 0 ; 74 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; OUT_1[3] ; W8 ; 3A ; 4 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; flags[0] ; AB10 ; 3B ; 12 ; 0 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
; flags[1] ; AA7 ; 3A ; 6 ; 0 ; 51 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
|
||||
+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
|
||||
|
||||
|
||||
+--------------------------------------------------------------------------+
|
||||
; I/O Bank Usage ;
|
||||
+----------+----------------+---------------+--------------+---------------+
|
||||
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; VCCPD Voltage ;
|
||||
+----------+----------------+---------------+--------------+---------------+
|
||||
; B1L ; 0 / 14 ( 0 % ) ; -- ; -- ; -- ;
|
||||
; B0L ; 0 / 14 ( 0 % ) ; -- ; -- ; -- ;
|
||||
; 3A ; 1 / 16 ( 6 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 3B ; 1 / 32 ( 3 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 4A ; 4 / 80 ( 5 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 5A ; 1 / 16 ( 6 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 5B ; 2 / 32 ( 6 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 6A ; 2 / 48 ( 4 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 7A ; 5 / 80 ( 6 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 8A ; 2 / 32 ( 6 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
+----------+----------------+---------------+--------------+---------------+
|
||||
+----------------------------------------------------------------------------+
|
||||
; I/O Bank Usage ;
|
||||
+----------+------------------+---------------+--------------+---------------+
|
||||
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; VCCPD Voltage ;
|
||||
+----------+------------------+---------------+--------------+---------------+
|
||||
; B1L ; 0 / 14 ( 0 % ) ; -- ; -- ; -- ;
|
||||
; B0L ; 0 / 14 ( 0 % ) ; -- ; -- ; -- ;
|
||||
; 3A ; 13 / 16 ( 81 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 3B ; 5 / 32 ( 16 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 4A ; 0 / 80 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 5A ; 0 / 16 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 5B ; 0 / 32 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 6A ; 0 / 48 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 7A ; 0 / 80 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
; 8A ; 0 / 32 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
|
||||
+----------+------------------+---------------+--------------+---------------+
|
||||
|
||||
|
||||
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||||
@@ -425,7 +425,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; A2 ; 396 ; 9A ; ^MSEL2 ; ; ; ; -- ; ; -- ; -- ;
|
||||
; A3 ; ; ; DNU ; ; ; ; -- ; ; -- ; -- ;
|
||||
; A4 ; ; ; DNU ; ; ; ; -- ; ; -- ; -- ;
|
||||
; A5 ; 344 ; 8A ; OUT_1[0] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; A5 ; 344 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; A6 ; 392 ; 9A ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
|
||||
; A7 ; 348 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; A8 ; 308 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -451,8 +451,8 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AA3 ; 14 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; AA4 ; 15 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; AA5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AA6 ; 45 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AA7 ; 47 ; 3A ; OUT_1[1] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AA6 ; 45 ; 3A ; OUT_1[0] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AA7 ; 47 ; 3A ; flags[1] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AA8 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA9 ; ; -- ; VCCPGM ; power ; ; 1.8V/2.5V/3.0V/3.3V ; -- ; ; -- ; -- ;
|
||||
; AA10 ; ; 3B ; VCCIO3B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
@@ -463,7 +463,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AA15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AA16 ; 113 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AA17 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA18 ; 151 ; 4A ; A[3] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AA18 ; 151 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AA19 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA20 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AA21 ; 163 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -477,18 +477,18 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AB3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AB4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AB5 ; 33 ; 3A ; ^AS_DATA2, DATA2 ; ; ; ; Weak Pull Up ; ; -- ; On ;
|
||||
; AB6 ; 43 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB6 ; 43 ; 3A ; B[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AB7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; AB8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AB9 ; ; 3A ; VCCPD3A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AB10 ; 61 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB10 ; 61 ; 3B ; flags[0] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AB11 ; 63 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB12 ; 65 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB13 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AB14 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AB15 ; 105 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB16 ; 111 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB17 ; 129 ; 4A ; A[2] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AB17 ; 129 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB18 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AB19 ; 160 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AB20 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
@@ -529,8 +529,8 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AD3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AD4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AD5 ; 35 ; 3A ; ^AS_DATA1, DATA1 ; ; ; ; Weak Pull Up ; ; -- ; On ;
|
||||
; AD6 ; 51 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD7 ; 53 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD6 ; 51 ; 3A ; op[0] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AD7 ; 53 ; 3A ; op[2] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AD8 ; 73 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AD9 ; ; 3B ; VCCIO3B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AD10 ; 96 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -590,12 +590,12 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; AF13 ; 107 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF14 ; 110 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF15 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; AF16 ; 143 ; 4A ; OUT_1[2] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AF16 ; 143 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF17 ; 145 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF18 ; 115 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF19 ; 123 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; AF21 ; 128 ; 4A ; A[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; AF21 ; 128 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF22 ; 126 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF23 ; 147 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; AF24 ; 150 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -619,11 +619,11 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; B17 ; 298 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; B18 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; B19 ; 282 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; B20 ; 278 ; 7A ; B[2] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; B20 ; 278 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; B21 ; 276 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; B22 ; 272 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; B23 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; B24 ; 267 ; 7A ; op[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; B24 ; 267 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; B25 ; 247 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; B26 ; 249 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; C1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
@@ -644,7 +644,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; C16 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; C17 ; 296 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; C18 ; 286 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; C19 ; 284 ; 7A ; B[0] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; C19 ; 284 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; C20 ; 280 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; C21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; C22 ; 266 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -688,7 +688,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; E8 ; ; -- ; VCCBAT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||||
; E9 ; 374 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; E10 ; 324 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; E11 ; 326 ; 7A ; OUT_1[3] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; E11 ; 326 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; E12 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; E13 ; 339 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; E14 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
@@ -703,7 +703,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; E23 ; 257 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; E24 ; 231 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; E25 ; 233 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; E26 ; 229 ; 6A ; B[3] ; input ; 2.5 V ; ; Row I/O ; N ; no ; Off ;
|
||||
; E26 ; 229 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; F1 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; F2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
|
||||
; F3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
@@ -715,7 +715,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; F9 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; F10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; F11 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; F12 ; 333 ; 7A ; flags[0] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; F12 ; 333 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; F13 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; F14 ; ; ; DNU ; ; ; ; -- ; ; -- ; -- ;
|
||||
; F15 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
@@ -764,7 +764,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; H6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; H7 ; 368 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; H8 ; 347 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; H9 ; 349 ; 8A ; op[0] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; H9 ; 349 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; H10 ; 355 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; H11 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; H12 ; 327 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -831,7 +831,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; K21 ; 248 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; K22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; K23 ; 236 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; K24 ; 234 ; 6A ; op[2] ; input ; 2.5 V ; ; Row I/O ; N ; no ; Off ;
|
||||
; K24 ; 234 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; K25 ; 230 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; K26 ; 232 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; L1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
@@ -919,7 +919,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; P5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; P6 ; 0 ; B1L ; GND ; ; ; ; Row I/O ; ; -- ; -- ;
|
||||
; P7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; P8 ; 52 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; P8 ; 52 ; 3A ; A[0] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; P9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; P10 ; 74 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; P11 ; 84 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -945,9 +945,9 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; R5 ; ; -- ; VCCE_GXBL ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
; R6 ; 30 ; 3A ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
|
||||
; R7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; R8 ; 50 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; R9 ; 48 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; R10 ; 46 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; R8 ; 50 ; 3A ; B[2] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; R9 ; 48 ; 3A ; A[2] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; R10 ; 46 ; 3A ; B[3] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; R11 ; 60 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; R12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; R13 ; ; -- ; VCC ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
@@ -972,11 +972,11 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; T6 ; 34 ; 3A ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
|
||||
; T7 ; 38 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T8 ; 40 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T9 ; 56 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T9 ; 56 ; 3B ; OUT_1[2] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; T10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; T11 ; 58 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T12 ; 66 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T13 ; 68 ; 3B ; B[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; T13 ; 68 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; T14 ; ; -- ; VCC ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
; T15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; T16 ; ; -- ; VCC ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
@@ -996,9 +996,9 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; U4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; U5 ; ; -- ; VCCE_GXBL ; power ; ; 1.1V ; -- ; ; -- ; -- ;
|
||||
; U6 ; 31 ; 3A ; ^AS_DATA3, DATA3 ; ; ; ; Weak Pull Up ; ; -- ; On ;
|
||||
; U7 ; 39 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U7 ; 39 ; 3A ; op[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; U8 ; ; 3B ; VCCIO3B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; U9 ; 54 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U9 ; 54 ; 3B ; op[3] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; U10 ; 81 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U11 ; 79 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; U12 ; 100 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -1011,7 +1011,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; U19 ; 167 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; U20 ; 181 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; U21 ; ; 5A ; VCCPD5A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; U22 ; 177 ; 5A ; A[0] ; input ; 2.5 V ; ; Row I/O ; N ; no ; Off ;
|
||||
; U22 ; 177 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; U23 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; U24 ; 195 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; U25 ; 211 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
@@ -1040,7 +1040,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; V22 ; 175 ; 5A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; V23 ; 183 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; V24 ; 185 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; V25 ; 197 ; 5B ; op[3] ; input ; 2.5 V ; ; Row I/O ; N ; no ; Off ;
|
||||
; V25 ; 197 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; V26 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; W1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; W2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
@@ -1049,10 +1049,10 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; W5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; W6 ; 27 ; B0L ; GND ; ; ; ; Row I/O ; ; -- ; -- ;
|
||||
; W7 ; ; -- ; VCCA_FPLL ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; W8 ; 42 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W8 ; 42 ; 3A ; OUT_1[3] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; W9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; W10 ; 69 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W11 ; 57 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W11 ; 57 ; 3B ; B[0] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; W12 ; 97 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W13 ; 90 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; W14 ; ; 4A ; VCCIO4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
@@ -1066,7 +1066,7 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; W22 ; ; -- ; VCCPGM ; power ; ; 1.8V/2.5V/3.0V/3.3V ; -- ; ; -- ; -- ;
|
||||
; W23 ; ; 5A ; VREFB5AN0 ; power ; ; ; -- ; ; -- ; -- ;
|
||||
; W24 ; ; 5B ; VCCIO5B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; W25 ; 207 ; 5B ; flags[1] ; output ; 2.5 V ; ; Row I/O ; N ; no ; Off ;
|
||||
; W25 ; 207 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; W26 ; 209 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
|
||||
; Y1 ; 17 ; B0L ; GND ; ; ; ; -- ; ; -- ; -- ;
|
||||
; Y2 ; 16 ; B0L ; GND ; ; ; ; -- ; ; -- ; -- ;
|
||||
@@ -1075,10 +1075,10 @@ The pin-out file can be found in /home/oliver/Documents/FPGA_Dev/FPGA_Uni/Quartu
|
||||
; Y5 ; 32 ; 3A ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
|
||||
; Y6 ; 29 ; 3A ; ^nCSO, DATA4 ; ; ; ; Weak Pull Up ; ; -- ; On ;
|
||||
; Y7 ; ; 3A ; VCCIO3A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
|
||||
; Y8 ; 49 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y9 ; 44 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y8 ; 49 ; 3A ; A[3] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; Y9 ; 44 ; 3A ; OUT_1[1] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; Y10 ; 67 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y11 ; 55 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y11 ; 55 ; 3B ; A[1] ; input ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
|
||||
; Y12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||||
; Y13 ; 95 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
; Y14 ; 89 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
|
||||
@@ -1103,42 +1103,42 @@ Note: Pin directions (input, output or bidir) are based on device operating in u
|
||||
+----------+-------------------------------+
|
||||
; Pin Name ; Reason ;
|
||||
+----------+-------------------------------+
|
||||
; op[0] ; Incomplete set of assignments ;
|
||||
; op[1] ; Incomplete set of assignments ;
|
||||
; op[2] ; Incomplete set of assignments ;
|
||||
; op[3] ; Incomplete set of assignments ;
|
||||
; A[0] ; Incomplete set of assignments ;
|
||||
; A[1] ; Incomplete set of assignments ;
|
||||
; A[2] ; Incomplete set of assignments ;
|
||||
; A[3] ; Incomplete set of assignments ;
|
||||
; B[0] ; Incomplete set of assignments ;
|
||||
; B[1] ; Incomplete set of assignments ;
|
||||
; B[2] ; Incomplete set of assignments ;
|
||||
; B[3] ; Incomplete set of assignments ;
|
||||
; OUT_1[0] ; Incomplete set of assignments ;
|
||||
; OUT_1[1] ; Incomplete set of assignments ;
|
||||
; OUT_1[2] ; Incomplete set of assignments ;
|
||||
; OUT_1[3] ; Incomplete set of assignments ;
|
||||
; flags[0] ; Incomplete set of assignments ;
|
||||
; flags[1] ; Incomplete set of assignments ;
|
||||
; op[0] ; Missing location assignment ;
|
||||
; op[1] ; Missing location assignment ;
|
||||
; op[2] ; Missing location assignment ;
|
||||
; op[3] ; Missing location assignment ;
|
||||
; A[0] ; Missing location assignment ;
|
||||
; A[1] ; Missing location assignment ;
|
||||
; A[2] ; Missing location assignment ;
|
||||
; A[3] ; Missing location assignment ;
|
||||
; B[0] ; Missing location assignment ;
|
||||
; B[1] ; Missing location assignment ;
|
||||
; B[2] ; Missing location assignment ;
|
||||
; B[3] ; Missing location assignment ;
|
||||
; op[2] ; Incomplete set of assignments ;
|
||||
; op[3] ; Incomplete set of assignments ;
|
||||
; B[0] ; Incomplete set of assignments ;
|
||||
; A[0] ; Incomplete set of assignments ;
|
||||
; op[0] ; Incomplete set of assignments ;
|
||||
; op[1] ; Incomplete set of assignments ;
|
||||
; B[3] ; Incomplete set of assignments ;
|
||||
; A[3] ; Incomplete set of assignments ;
|
||||
; B[1] ; Incomplete set of assignments ;
|
||||
; A[1] ; Incomplete set of assignments ;
|
||||
; B[2] ; Incomplete set of assignments ;
|
||||
; A[2] ; Incomplete set of assignments ;
|
||||
; OUT_1[0] ; Missing location assignment ;
|
||||
; OUT_1[1] ; Missing location assignment ;
|
||||
; OUT_1[2] ; Missing location assignment ;
|
||||
; OUT_1[3] ; Missing location assignment ;
|
||||
; flags[0] ; Missing location assignment ;
|
||||
; flags[1] ; Missing location assignment ;
|
||||
; op[2] ; Missing location assignment ;
|
||||
; op[3] ; Missing location assignment ;
|
||||
; B[0] ; Missing location assignment ;
|
||||
; A[0] ; Missing location assignment ;
|
||||
; op[0] ; Missing location assignment ;
|
||||
; op[1] ; Missing location assignment ;
|
||||
; B[3] ; Missing location assignment ;
|
||||
; A[3] ; Missing location assignment ;
|
||||
; B[1] ; Missing location assignment ;
|
||||
; A[1] ; Missing location assignment ;
|
||||
; B[2] ; Missing location assignment ;
|
||||
; A[2] ; Missing location assignment ;
|
||||
+----------+-------------------------------+
|
||||
|
||||
|
||||
@@ -1147,7 +1147,8 @@ Note: Pin directions (input, output or bidir) are based on device operating in u
|
||||
+----------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
; Compilation Hierarchy Node ; ALMs needed [=A-B+C] ; [A] ALMs used in final placement ; [B] Estimate of ALMs recoverable by dense packing ; [C] Estimate of ALMs unavailable ; ALMs used for memory ; Combinational ALUTs ; Dedicated Logic Registers ; I/O Registers ; Block Memory Bits ; M10Ks ; DSP Blocks ; Pins ; Virtual Pins ; Full Hierarchy Name ; Entity Name ; Library Name ;
|
||||
+----------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
; |alu ; 0.5 (0.5) ; 0.5 (0.5) ; 0.0 (0.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 18 ; 0 ; |alu ; alu ; work ;
|
||||
; |alu ; 10.5 (7.5) ; 10.5 (7.5) ; 0.0 (0.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 15 (9) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 18 ; 0 ; |alu ; alu ; work ;
|
||||
; |asu:adder_unit| ; 3.0 (3.0) ; 3.0 (3.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 0.0 (0.0) ; 6 (6) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; |alu|asu:adder_unit ; asu ; work ;
|
||||
+----------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+---------------------+-------------+--------------+
|
||||
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
|
||||
|
||||
@@ -1157,71 +1158,117 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
|
||||
+----------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
; Name ; Pin Type ; D1 ; D3_0 ; D3_1 ; D4 ; D5 ; D5 OE ; D5 OCT ; T11 (Postamble Gating) ; T11 (Postamble Ungating) ;
|
||||
+----------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
; op[0] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[1] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[2] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[3] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[0] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[1] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[2] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[3] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[0] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[1] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[2] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[3] ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; OUT_1[0] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[1] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[2] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; OUT_1[3] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; flags[0] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; flags[1] ; Output ; -- ; -- ; -- ; -- ; (0) ; (31) ; -- ; -- ; -- ;
|
||||
; op[2] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[3] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[0] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[0] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[0] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; op[1] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[3] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[3] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[1] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[1] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; B[2] ; Input ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
; A[2] ; Input ; -- ; -- ; (0) ; -- ; -- ; -- ; -- ; -- ; -- ;
|
||||
+----------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
|
||||
|
||||
|
||||
+---------------------------------------------------+
|
||||
; Pad To Core Delay Chain Fanout ;
|
||||
+---------------------+-------------------+---------+
|
||||
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
|
||||
+---------------------+-------------------+---------+
|
||||
; op[0] ; ; ;
|
||||
; op[1] ; ; ;
|
||||
; op[2] ; ; ;
|
||||
; op[3] ; ; ;
|
||||
; A[0] ; ; ;
|
||||
; A[1] ; ; ;
|
||||
; A[2] ; ; ;
|
||||
; A[3] ; ; ;
|
||||
; B[0] ; ; ;
|
||||
; B[1] ; ; ;
|
||||
; B[2] ; ; ;
|
||||
; B[3] ; ; ;
|
||||
+---------------------+-------------------+---------+
|
||||
+----------------------------------------------------------------+
|
||||
; Pad To Core Delay Chain Fanout ;
|
||||
+----------------------------------+-------------------+---------+
|
||||
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
|
||||
+----------------------------------+-------------------+---------+
|
||||
; op[2] ; ; ;
|
||||
; - Mux0~0 ; 0 ; 0 ;
|
||||
; - Mux1~0 ; 0 ; 0 ;
|
||||
; - Mux2~0 ; 0 ; 0 ;
|
||||
; - Mux3~0 ; 0 ; 0 ;
|
||||
; - Mux3~1 ; 0 ; 0 ;
|
||||
; - Mux3~2 ; 0 ; 0 ;
|
||||
; - Mux3~3 ; 0 ; 0 ;
|
||||
; op[3] ; ; ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
; - Mux2~0 ; 1 ; 0 ;
|
||||
; - Mux3~0 ; 1 ; 0 ;
|
||||
; - Mux3~1 ; 1 ; 0 ;
|
||||
; - Mux3~2 ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; B[0] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[0] ; 1 ; 0 ;
|
||||
; - Mux3~1 ; 1 ; 0 ;
|
||||
; A[0] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[0] ; 0 ; 0 ;
|
||||
; - Mux3~1 ; 0 ; 0 ;
|
||||
; op[0] ; ; ;
|
||||
; - Mux0~0 ; 0 ; 0 ;
|
||||
; - Mux1~0 ; 0 ; 0 ;
|
||||
; - Mux2~0 ; 0 ; 0 ;
|
||||
; - Mux3~1 ; 0 ; 0 ;
|
||||
; - Mux3~2 ; 0 ; 0 ;
|
||||
; - Mux3~3 ; 0 ; 0 ;
|
||||
; op[1] ; ; ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
; - Mux2~0 ; 1 ; 0 ;
|
||||
; - Mux3~1 ; 1 ; 0 ;
|
||||
; - Mux3~2 ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; B[3] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[3] ; 1 ; 0 ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; - asu:adder_unit|OUT_CIN[0] ; 1 ; 0 ;
|
||||
; A[3] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[3] ; 1 ; 0 ;
|
||||
; - Mux3~3 ; 1 ; 0 ;
|
||||
; - asu:adder_unit|OUT_CIN[0] ; 1 ; 0 ;
|
||||
; - Mux0~0 ; 1 ; 0 ;
|
||||
; B[1] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[1] ; 0 ; 0 ;
|
||||
; - Mux2~0 ; 0 ; 0 ;
|
||||
; A[1] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[1] ; 1 ; 0 ;
|
||||
; - Mux2~0 ; 1 ; 0 ;
|
||||
; B[2] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[2] ; 0 ; 0 ;
|
||||
; - Mux1~0 ; 0 ; 0 ;
|
||||
; A[2] ; ; ;
|
||||
; - asu:adder_unit|OUT_1[2] ; 1 ; 0 ;
|
||||
; - Mux1~0 ; 1 ; 0 ;
|
||||
+----------------------------------+-------------------+---------+
|
||||
|
||||
|
||||
+----------------------------------------------------+
|
||||
; Routing Usage Summary ;
|
||||
+------------------------------+---------------------+
|
||||
; Routing Resource Type ; Usage ;
|
||||
+------------------------------+---------------------+
|
||||
; Block interconnects ; 0 / 217,884 ( 0 % ) ;
|
||||
; C12 interconnects ; 0 / 10,080 ( 0 % ) ;
|
||||
; C2 interconnects ; 0 / 87,208 ( 0 % ) ;
|
||||
; C4 interconnects ; 0 / 41,360 ( 0 % ) ;
|
||||
; DQS bus muxes ; 0 / 21 ( 0 % ) ;
|
||||
; DQS-18 I/O buses ; 0 / 21 ( 0 % ) ;
|
||||
; DQS-9 I/O buses ; 0 / 21 ( 0 % ) ;
|
||||
; Direct links ; 0 / 217,884 ( 0 % ) ;
|
||||
; Global clocks ; 0 / 16 ( 0 % ) ;
|
||||
; Horizontal periphery clocks ; 0 / 12 ( 0 % ) ;
|
||||
; Local interconnects ; 0 / 58,160 ( 0 % ) ;
|
||||
; Quadrant clocks ; 0 / 88 ( 0 % ) ;
|
||||
; R14 interconnects ; 0 / 9,228 ( 0 % ) ;
|
||||
; R14/C12 interconnect drivers ; 0 / 15,096 ( 0 % ) ;
|
||||
; R3 interconnects ; 0 / 94,896 ( 0 % ) ;
|
||||
; R6 interconnects ; 0 / 194,640 ( 0 % ) ;
|
||||
; Spine clocks ; 0 / 180 ( 0 % ) ;
|
||||
; Wire stub REs ; 0 / 11,606 ( 0 % ) ;
|
||||
+------------------------------+---------------------+
|
||||
+-------------------------------------------------------+
|
||||
; Routing Usage Summary ;
|
||||
+------------------------------+------------------------+
|
||||
; Routing Resource Type ; Usage ;
|
||||
+------------------------------+------------------------+
|
||||
; Block interconnects ; 25 / 217,884 ( < 1 % ) ;
|
||||
; C12 interconnects ; 0 / 10,080 ( 0 % ) ;
|
||||
; C2 interconnects ; 12 / 87,208 ( < 1 % ) ;
|
||||
; C4 interconnects ; 7 / 41,360 ( < 1 % ) ;
|
||||
; DQS bus muxes ; 0 / 21 ( 0 % ) ;
|
||||
; DQS-18 I/O buses ; 0 / 21 ( 0 % ) ;
|
||||
; DQS-9 I/O buses ; 0 / 21 ( 0 % ) ;
|
||||
; Direct links ; 2 / 217,884 ( < 1 % ) ;
|
||||
; Global clocks ; 0 / 16 ( 0 % ) ;
|
||||
; Horizontal periphery clocks ; 0 / 12 ( 0 % ) ;
|
||||
; Local interconnects ; 6 / 58,160 ( < 1 % ) ;
|
||||
; Quadrant clocks ; 0 / 88 ( 0 % ) ;
|
||||
; R14 interconnects ; 0 / 9,228 ( 0 % ) ;
|
||||
; R14/C12 interconnect drivers ; 0 / 15,096 ( 0 % ) ;
|
||||
; R3 interconnects ; 15 / 94,896 ( < 1 % ) ;
|
||||
; R6 interconnects ; 5 / 194,640 ( < 1 % ) ;
|
||||
; Spine clocks ; 0 / 180 ( 0 % ) ;
|
||||
; Wire stub REs ; 0 / 11,606 ( 0 % ) ;
|
||||
+------------------------------+------------------------+
|
||||
|
||||
|
||||
+------------------------------------------+
|
||||
@@ -1283,24 +1330,24 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
|
||||
; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
|
||||
; Total Inapplicable ; 18 ; 18 ; 18 ; 18 ; 18 ; 0 ; 18 ; 18 ; 18 ; 18 ; 18 ; 18 ; 18 ; 12 ; 18 ; 18 ; 18 ; 18 ; 12 ; 18 ; 18 ; 18 ; 18 ; 12 ; 18 ; 0 ; 0 ; 18 ;
|
||||
; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
|
||||
; op[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; op[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; op[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; op[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; A[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; A[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; A[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; A[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; B[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; B[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; B[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; B[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
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; OUT_1[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; OUT_1[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; OUT_1[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; OUT_1[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; flags[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; flags[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; op[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; op[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
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; A[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
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; op[0] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; op[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; B[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
|
||||
; A[3] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; A[1] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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; B[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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||||
; A[2] ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ;
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+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+-----------+--------------+
|
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@@ -1374,27 +1421,27 @@ Info (332154): The derive_clock_uncertainty command did not apply clock uncertai
|
||||
Info (332130): Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time.
|
||||
Info (170189): Fitter placement preparation operations beginning
|
||||
Info (14951): The Fitter is using Advanced Physical Optimization.
|
||||
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
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Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:02
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Info (170191): Fitter placement operations beginning
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Info (170137): Fitter placement was successful
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Info (170192): Fitter placement operations ending: elapsed time is 00:00:00
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Info (170193): Fitter routing operations beginning
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Info (170195): Router estimated average interconnect usage is 0% of the available device resources
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Info (170196): Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y24 to location X10_Y36
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Info (170196): Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y0 to location X10_Y11
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Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
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Info (170201): Optimizations that may affect the design's routability were skipped
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Info (170200): Optimizations that may affect the design's timing were skipped
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Info (170194): Fitter routing operations ending: elapsed time is 00:00:00
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Info (11888): Total time spent on timing analysis during the Fitter is 0.06 seconds.
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Info (170194): Fitter routing operations ending: elapsed time is 00:00:01
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Info (11888): Total time spent on timing analysis during the Fitter is 0.09 seconds.
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Info (334003): Started post-fitting delay annotation
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Info (334004): Delay annotation completed successfully
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Info (334003): Started post-fitting delay annotation
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Info (334004): Delay annotation completed successfully
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Info (11801): Fitter post-fit operations ending: elapsed time is 00:00:04
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Info (11801): Fitter post-fit operations ending: elapsed time is 00:00:03
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Info: Quartus Prime Fitter was successful. 0 errors, 6 warnings
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Info: Peak virtual memory: 1342 megabytes
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Info: Processing ended: Wed Sep 9 14:22:51 2026
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Info: Elapsed time: 00:00:27
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Info: Total CPU time (on all processors): 00:00:39
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Info: Peak virtual memory: 1388 megabytes
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Info: Processing ended: Tue Sep 15 10:03:59 2026
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Info: Elapsed time: 00:00:30
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Info: Total CPU time (on all processors): 00:00:43
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